JPH03156798A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体不揮発性記憶装置とそれを用いた情
報処理システムに関し９例えば−括消去型ＥＥＰＲＯＭ
　（エレクトリカリ・イレーザブル＆プログラマブル・
リード・オンリー・メモリ）とそれを用いたマイクロコ
ンピュータシステムに利用して有効な技術に関するもの
である。

〔従来の技術〕

半導体不揮発性記憶装置としては紫外線により記憶情報
の消去が可能なＥＰＲＯＭ　（イレーザブル＆プログラ
マブル・リード・オンリー・メモリ）と。

電気的に記憶情報の消去が可能なＥＥＰＲＯＭがある。

ＥＰＲＯＭは、情報を記憶するところのメモリセルの面
積が比較的小さいため大記憶容量化に適してはいるが、
記憶されている情報を消去するためには、メモリセルに
紫外線を照射する必要があり、そのために比較的高価な
窓付きのパッケージに封止される。また、プログラマ−
によって情報の書き込みあるいは書き換えを行うには、
新たな情報の書き込み、あるいは書き換え時にＥＦＲＯ
Ｍをそれが実装されたシステムから取り外す必要がある
などの問題を有している。

一方、Ｅ　Ｅ　Ｐ　ＲＯＭは、それがシステムに実装さ
れた状態で、それの記憶情報を電気的に書き換えること
が可能である。しかしながら、ＥＥＰＲＯＭにあっては
、それを構成するメモリセルの面積が比較的大きく、例
えばＥＰＲＯＭの約２．５倍から５程度度と大きい。そ
のため、ＥＥＰＲＯＭは、大記憶容量化に適していると
はいい難い、そこで、最近では両者の中間的な半導体不
揮発性記憶装置として、電気的−括消去型ＥＥＰＲＯＭ
と呼ばれるものが開発されている。

電気的−括消去型Ｅ　Ｅ　Ｐ　ＲＯＭは、フラッシュ（
ｆｌａｓｈ）　Ｅ　Ｅ　Ｐ　ＲＯＭとも呼ばれ、チップ
に形成されたメモリセルの全てを一括して、又はチップ
に形成されたメモリセルのうち、あるひとまとまりのメ
モリセル群を一括して電気的に消去する機能を持つ半導
体不揮発性記憶装置である。電気的−括消去型Ｅ　Ｅ　
Ｐ　ＲＯＭにおいては、メモリセルの大きさをＥＰＲＯ
Ｍのそれ並に小さくできる。

このような−括消去型ＥＥＰＲＯＭに関しては。

１９８０年のアイ・イー・イー・イー、インターナショ
ナル、ソリッド−ステート　サーキッツコンファレンス
（ＩＥＥＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＯＬＩＤ
−３ＴＡＴＥ　ＣＩＲＣＵＩＴＳ　Ｃ０ＮＦＥＲＥＮＣ
Ｅ）の第１５２頁〜第１５３頁、１９８７年のアイ・イ
ー・イー・イーインターナショナル、ソリッド−ステー
ト　サーキック　コンファレンス（ＩＥ［ＥＥ　ＩＮＴ
ＥＲＮＡＴＩＯＮＡＬＳＯＬＩＤ−５ＴＡＴＥ　（ＪＲ
ＣＵＩＴＳ　Ｃ０ＮＦＥＲＥＮＣＥ）の第７６頁〜第７
７頁、アイ・イー・イー・イー・ジャーナル　オブ　ソ
リッドステート　サーキッツ、第２３巻第５号（１９８
８年）第１１５７頁から第１１６３頁（ＩＥＥＥ、Ｊ、
　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｃｕｉｔｓ、　ｖｏｌ
。

２３　（１９８８）　ｐｐ、Ｈ５７−１１６３）に記載
されている。

第２図には、１９８７年の国際電子デバイス会議（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉ
ｃｅ　Ｍｅｅｔｉｎｇ）において発表された電気的−括
消去型Ｅ　Ｅ　Ｐ　ＲＯＭのメモリセルの断面構造の概
要図が示されている。

同図のメモリセルは、通常のＥＰＲＯＭのメモリセルと
よく似た構造を有している。すなわち、メモリセルは、
２層ゲート構造の絶縁ゲート型電界効果トランジスタ（
以下、ＭＯＳＦＥＴ又は単にトランジスタと称する）に
より構成されている。

同図において、８はＰ型シリコン基板、１１は上記シリ
コン基板８に形成されたＰ型拡散層、１０は上記シリコ
ン基板８に形成された低濃度のＮ型拡散層、９は上記Ｐ
型拡散層１１及び上記Ｎ型拡散Ｍ１０のそれぞれに形成
されたＮ型拡散層である。また、４は薄い酸化膜７を介
して上記Ｐ型シリコン基板８上に形成されたフローティ
ングゲート、６は酸化膜７を介して上記フローティング
ゲート４上に形成されたコントロールゲート、３はドレ
イン電極、５はソース電極である。すなわち、同図のメ
モリセルはＮチャンネル形の２層ゲート構造のＭＯＳＦ
ＥＴにより構成され、このトランジスタに情報が記憶さ
れる。ここにおいて、情報は実質的にしきい値電圧の変
化としてトランジスタに保持される。

以下、特に述べないかぎり、メモリセルにおいて、情報
を記憶するトランジスタ（以下、記憶トランジスタと称
する）がＮチャンネル形の場合について述べる。

第２図に示されているメモリセルへの情報の書き込み動
作は、ＥＦＲＯＭのそれと同様である。

すなわち、書き込み動作は、ドレイン電極３に接続され
たドレイン領域９の近傍で発生させたホットキャリアを
フローティングゲート４に注入することにより行われる
。この書き込み動作により記憶トランジスタは、そのコ
ントロールゲート６からみたしきい値電圧が、書き込み
動作を行わなかった記憶トランジスタに比べ高くなる。

一方、消去動作においては、コントロールゲート６を接
地し、ソース電極５に高電圧を印加することによりフロ
ーティングゲート４とソース電極５に接続されたソース
領域９との間に高電界が発生され、薄い酸化膜７を通し
たトンネル現象を利用してフローティングゲート４に蓄
積された電子がソース領域９を介してソース電極５に引
き抜かれる。これにより、記憶情報の消去が行われる。

すなわち、消去動作により記憶トランジスタはそのコン
トロールゲート６からみたしきい値電圧が低くなる。

読み出し動作においては、上記メモリセルに対して弱い
書き込み、すなわち、フローティングゲート４に対して
不所望なキャリアの注入が行われないように、ドレイン
電極３及びコントロールゲート６に印加される電圧が比
較的低い値に制限される０例えば、１ｖ程度の低電圧が
ドレイン電極３に印加されるとともに、コントロールゲ
ート６に５ｖ程度の低電圧が印加される。これらの印加
電圧によって記憶トランジスタを流れるチャンネル電流
の大小を検出することにより、メモリセルに記憶されて
いる情報の“Ｏｊｌ　　　ｕ　Ｉ　Ｉｔを判定する。

一般に電気的消去においては、消去を長時間続けると、
記憶トランジスタのしきい値電圧は、熱平衡状態での記
憶トランジスタのしきい値電圧とは異なり負の値となり
得る。これに対して、ＥＰＲＯＭのように紫外線で記憶
情報の消去を行う場合、消去動作によって変化する記憶
トランジスタのしきい値電圧は、その記憶装置を製造し
た時のしきい値電圧に落ち着く、すなわち、記憶装置を
製造するときの製造条件等によって、消去動作後の記憶
トランジスタのしきい値電圧を制御することができる。

ところが、記憶情報を電気的に消去する場合においては
、フローティングゲートに蓄積された電子をソース電極
に引き抜くことにより、記憶情報の消去が行われるため
、比較的長い時間、消去動作を続けると、書き込み動作
の際にフローティングゲートに注入した電子の量よりも
多くの電子が引き抜かれることになる。そのため、電気
的消去を比較的長い時間続けると、記憶トランジスタの
しきい値電圧は、製造されたときのしきい値電圧とは異
なる値になる。言い換えるならば、消去動作が行われた
場合、ＥＰＲＯＭとは対照的に、製造時の製造条件等に
よって定まるしきい値電圧に落ち着かない。本発明者ら
は電気的消去による記憶トランジスタのしきい値電圧の
変化を測定した。第５図には、この測定により得られた
、消去時間と消去により変化する記憶トランジスタｎＴ
１．ＭＴ２のしきい値電圧との関係が示されている。こ
こでグラフＭＴＩは、メモリセル中の記憶トランジスタ
のうち最も消去の速いものの特性、グラフＭＴ２は最も
消去の遅いものの特性を例示するものである。同図にお
いて、横軸は消去時間を、縦軸は記憶トランジスタのし
きい値電圧を表しており、ｖＯは実質的にしきい値電圧
が零を、　＋Ｖｔｈｅはしきい値電圧が正の電圧を、−
Ｖｔｈｎはしきい値電圧が負の電圧であることを示して
いる。また、Ｖ　ｔｈｖは製造条件のバラツキ等に起因
する記憶トランジスタ間のしきい値電圧のバラツキの分
布範囲を示している。この図から、消去が比較的長い時
間続けられると、しきい値電圧が負の電圧へと変化して
いくことが理解されるであろう。また、消去動作によっ
て得られるしきい値電圧は、製造条件のバラツキ等のた
めに、記憶トランジスタ毎に異なることがあることも理
解されるであろう。すなわち、消去時間Ｔ１にて記憶ト
ランジスタＭＴＩは正の低いしきい値＋Ｖｔｈｅをとり
、ＭＴｌの消去が完了したことを示している。しかしこ
のときＭＴ２は正の高いしきい値＋Ｖｔｈｗをとり、未
だＭＴ２の消去が完了していないことを示している。一
方ＭＴ２の消去が完了する。すなわちＭＴ２のしきい値
が正の低いしきい値＋Ｖｔｈｅとなる時間Ｔ２において
は、ＭＴｌのしきい値は負の値−Ｖ　ｔｈｎになってし
まう。このように記憶トランジスタ間に消去特性の差が
あると、消去の遅い記憶トランジスタが消去されたとき
には、消去の速い記憶トランジスタのしきい値電圧が負
になってしまう、上述のように記憶トランジスタのしき
い値電圧が負になると読み出し動作に悪影響がでる。こ
れを第３図を用いて説明する。いま、書き込まれた状態
のメモリセル１２から記憶情報を読み出す場合を考える
。同図の１７は、センスアンプを表す、メモリセル１２
を選択状態にするために、それが結合されたワード線１
３には、読み出し動作時の選択電圧、例えば電源電圧Ｖ
ｃｃ（５Ｖ）が印加され、他のメモリセル１４等にはそ
れらを非選択状態にするために、ワード線１５等は読み
出し動作時の非選択電圧、例えば回路の接地電圧Ｏｖに
される。もし、記憶情報の読み出しが行われるべきメモ
リセル１２に対応するデータ線１６に接続された非選択
状態のメモリセル１４等のしきい値が負にされていると
、ワード線１５の電圧、すなわち、メモリセルのコント
ロールゲートの電圧がＯｖにされても、非選択状態にさ
れたメモリセル１４を介してデータ線１６に不所望な電
流（非選択リーク電流）が流れるため、読み出し時間の
遅れ、ひいては誤読み出しを引き起こす。

また、書き込み動作の際にもメモリセル内の記憶トラン
ジスタのしきい値電圧が負であると悪影響がある６通常
ホットキャリアを利用した書き込み動作においては、外
部から与えられた書き込み用の高電圧（Ｖｐｐ）がＭＯ
ＳＦＥＴを介してメモリセル内の記憶トランジスタのド
レイン領域に印加される。上記ＭＯＳＦＥＴでの電圧降
下は、それを流れる電流によって変わる。それ故、上記
のように記憶トランジスタのしきい値電圧が負の値とな
るような条件下では、上記ＭＯ５ＦＥＴにおける電圧降
下が大きくなりすぎてメモリセル内の記憶トランジスタ
のドレインに印加される電圧が、上記電圧降下分低くな
る。この結果、書き込みに要する時間が増加が引き起こ
されてしまう。

したがって、上記のようなＥＥＰＲＯＭでは消去後のし
きい値電圧の値を精度良く制御しなければならない。

記憶情報の電気的消去を実現するために、従来のＥＥＰ
ＲＯＭ、例えば上記１９８０年のアイ・イー・イー、イ
ンターナショナル、ソリッドーステートサーキッツコン
ファレンスの第１５２頁〜第１５３頁に記載されたＥＥ
ＰＲＯＭにおいては、メモリセルのそれぞれが記憶トラ
ンジスタと、これと直列接続された非選択リーク電流を
阻止するための選択トランジスタとから構成されていた
。

このＥＥＰＲＯＭにおいては、記憶トランジスタのコン
トロールゲートにプログラム線が結合され、選択トラン
ジスタのゲートに選択線が結合されている。すなわち、
記憶トランジスタと選択トランジスタとは別々のワード
線に結合されている。

また、第４図には、上記１９８７年のアイ・イー・イー
・イー、インターナショナル、ソリッド−ステート　サ
ーキッツコンファレンスの第７６頁〜第７７頁に記載さ
れた電気的−括消去型のＥ　Ｅ　Ｐ　ＲＯＭのメモリセ
ルの断面図が示されている。第４図において、８はＰ型
シリコン基板、９は上記シリコン基板８に形成されたＮ
型拡散層である。また４は薄い酸化膜７を介して上記シ
リコン基板８上に形成されたフローティングゲート。

６は酸化膜７を介して上記フローティングゲート４およ
び上記シリコン基板８上に形成されたコントロールゲー
ト、３はドレイン電極、５はソース電極である。このメ
モリセルの動作は、上記第２図に示したメモリセルの場
合とほぼ同じであるが、記憶情報の消去が上記第２図の
メモリセルと異なり、記憶トランジスタのフローティン
グゲートとドレイン領域間のトンネル現象を使って行わ
れる。

このメモリセルにおいては、ワード線に接続されるべき
ゲート電極が１つしかないが、実質的に２つのトランジ
スタから構成されているとみなすことができる。すなわ
ち、ゲート電極とコントロールゲート電極とが一体化さ
れた選択トランジスタと記憶トランジスタとによってメ
モリセルが構成されているとみなすことができる。この
メモリセルは、上述のように実質的に選択トランジスタ
を有するため、読み出し時の非選択リーク電流の問題を
解決している。しかしながら、書き込み動作は、トンネ
ル現象を利用した場合に比べ多くの電流量を必要とする
ホットキャリアにより行われるため、前述した書き込み
動作の際の悪影響は改善されない。

ＥＥＰＲＯＭ、例えば前述した１９８０年のアイ・イー
・イー・イー、インターナショナル、ソリッド−ステー
ト　サーキッツ　コンファレンスの第１５２頁〜第１５
３頁に開示されているＥＥＰＲＯＭにおいては、互いに
異なるワード線に接続された記憶トランジスタと選択ト
ランジスタとによって１個のメモリセルが構成される。

これに対して、第２図及び第４図に示した電気的−括消
去型ＥＥＰＲＯＭのメモリセルにおいては、１本のワー
ド線に接続された１個の記憶トランジスタによって構成
されている。このことは、第２図及び第４図に示したメ
モリセル等を回路図で表すことにより、より明確になる
。そこで、第６図（ａ）及び（ｂ）には、上記したメモ
リセルの回路図が示されている。第６図（ｂ）には、上
記１９８０年のアイ・イー・イー、インターナショナル
、ソリッドーステートサーキッツコンファレンスによっ
て発表されたメモリセルの回路図が示されている。同図
において、Ｗｌ、Ｗ２はそれぞれ異なるワード線、Ｄは
データ線を示している。また、Ｑｓは選択トランジスタ
を示しており、Ｑｍが記憶トランジスタを示している。

第６図（ａ）には、上記第２図及び第４図に示したメモ
リセルの回路図を示している。同図から理解できるよう
に、１個のメモリセルは１本のワード線にそのコントロ
ールゲートが接続され、１本のデータ線りにそのドレイ
ンが接続され、１本のソース１ｓＳにそのソースが接続
された１個の記憶トランジスタＱｍによって構成されて
いる。読み出し動作と書き込み動作のとき、複数のメモ
リセルから所望の１個のメモリセルを選択するには、第
６図（ａ）においては、１本のワード線と１本のデータ
線とを選択すれば、その選択されたワードａＷに接続さ
れ、かつ選択されたデータ線りに接続された１個のメモ
リセルを選択することができる。言い換えるならば、１
本のワード線と１本のデータ線とによって１個のメモリ
セルを規定することができる。なお、第６図（ａ）にお
いては、ソース線Ｓは、チップに形成された他の全ての
記憶トランジスタのソース線Ｓと共通、あるいは１つの
メモリブロックを構成する所定数のメモリセル間でソー
ス線Ｓは共通にされる。

第６図（ａ）に示したメモリセルは、１個の記憶トラン
ジスタで構成できるためにメモリセルを形成するために
必要とされるチップ上の面積をＥＰＲＯＭにおけるそれ
並に小さくすることができる。しかしながら、記憶情報
の電気的−括消去を実現するためには消去後の記憶１−
ランジスタのしきい値電圧を制御できるようにすること
が不可欠である。

これには消去を何回かに分割して行い、消去をするたび
に読み出しを行い、消去が十分であるかどうかを確認し
、十分でなければ再び消去をするという動作を繰り返す
必要がある。上記アイ・イー・イー・イー・ジャーナル
　オブ　ソリッドステート　サーキッツ、第２３巻第５
号（１９８８年）第１１５７頁から第１１６３頁には、
このような消去後のしきい値電圧の制御に関するアルゴ
リズムが提案されている。上記文献においては、このア
ルゴリズムを電気的−括消去型 ＥＥＰＲＯＭとは別に設けられた外部のマイクロプロセ
ッサで実行することが述べられている。また１通常の読
み出し時における動作可能電源電圧の下限電圧Ｖｃｃｍ
ｉｎを確保するために、上記アルゴリズム中の読み出し
時（消去ベリファイ時）にはＥＥＰＲＯＭのチップ内で
ベリファイ電圧を発生させることが述べられている。

〔発明が解決しようとする課題〕

多数のメモリセルを同時に消去したとき、そのしきい電
圧はチップ（メモリセルアレイ）内で同じ値にならず、
バラツキが生じる。上記のアルゴリズムでは、最も消去
の遅い記憶トランジスタのしきい電圧が成る一定の電圧
以下になっ・た時に消去を停止させる。このとき、最も
消去の速い記憶トランジスタのしきい電圧はこの値より
低く、チップ内のバラツキが大きい場合には負の値とな
ることもある。そしてしきい電圧が負の値となれば、先
に述べたように読出しに悪影響があるので、しきい電圧
が負の記憶トランジスタで含むチップは不良品となる。

このような不良品は、ウェハ製作後の選別段階において
速やかに発見し、排除されなければならない。しきい電
圧が負の記憶トランジスタの有無を調べるには、データ
線ごとに１ビツトずつ書き込みを行ない、このビットの
読出しに非選択リーク電流の影響があるか否かを判定す
る方法がある。

これは先に第３図の説明で述べた原理に基づく。

上記のように従来技術においては、上述したような消去
後のしきい電圧が負となったメモリセルがあるか否かの
判定を行なうために、データ線ごとに１ビツトずつ書き
込みを行なわなければならず、そのため試験時間が大幅
に長くなるという問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、消去後のしきい電圧が負となっ
たメモリセルがあるか否かの判定を短時間で容易に行な
うことの出来る半導体不揮発性記憶装置を提供すること
を目的とする。

この泪明の前記ならびにそのほかの目的と新規な特数は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に消去可能にされた記憶トランジスタ
（不揮発性記憶素子）がマトリックス配置されてなるメ
モリアレイを具備する電気的−括消去型ＥＥＰＲＯＭに
おいて、デプリート試験時、すなわち前記のようにしき
い値が負となったメモリセルが存在するか否かの試験を
行なう場合には、全メモリセルのワード線が所定の電位
、より具体的には接地電位とされる。すなわち、全ての
メモリセルのゲートが接地された状態で読み出しを行う
手段を有する。

〔作　用〕

上述の状態で読み出しを行なったときには、全ワード線
が非選択、すなわち全メモリセルのゲートが接地されて
おり、全てのメモリセルのゲートはＯｖになっている。

したがって全てのメモリセルのしきい値が正常であれば
、導通するメモリセルは存在せず、読み出し電流は０に
なるはずである。もし、読み出し電流が流れれば（非選
択リーク電流があれば）、導通したメモリセルが存在す
ること、すなわち、しきい値が負のメモリセルが存在す
ることを意味する。

したがって、このデプリート試験モードにおいて読み出
し電流が検出されるか否かにより、メモリアレイ全体の
良否を簡単に検出することが出来る。

上記のように０本発明においては、消去後のしきい電圧
が負となったメモリセルがあるか否かの判定に際して、
データ線ごとに１ビツトずつ書き込む必要がなく、短い
試験時間で簡単にメモリの良否を判定することが出来る
。

〔実施例〕

第７図には、本発明を適用した電気的−括消去型ＥＥＰ
ＲＯＭ（以下、フラッシュＥＥＰＲＯＭとも称する）の
ブロック図が示されている。同図に示されている各回路
ブロックは、特に制限されないが、周知の半導体集積回
路技術によって、１個の半導体基板に形成されている。

また、同図において“Ｏｎ印はフラッシュＥＥＰＲＯＭ
に設けられた外部端子を示している。

同図において、Ｍ−ＡＲＹ−０−Ｍ−ＡＲＹ−７のそれ
ぞれは、互いに同様な構成にされたメモリアレイであり
、特に制限されないが、複数のワード線と、これらのワ
ード線と交差するように配置された複数のデータ線と、
ワード線とデータ線との各交差部に設けられたメモリセ
ルとを有する。

ＸＡＤＢは、ロウアドレスバッファであり、外部端子を
介して供給される外部ロウアドレス信号ＡＸを受けて、
ロウアドレス信号ＡＸに応じた内部相補ロウアドレス信
号を形成する。ＸＤＣＲは、ロウアドレスデコーダであ
り、上記ロウアドレスバッファＸＡＤＢにより形成され
た内部相補ロウアドレス信号を受け、この内部ロウアド
レス信号をデコードする。特に制限されないが、本実施
例において、上記ロウアドレスバッファＸＡＤＢ及びロ
ウアドレスデコーダＸＤＣＲは、上記メモリアレイＭ−
ＡＲＹ−０〜Ｍ−ＡＲＹ−７に対して共通にされている
。すなわち、上記ロウアドレスデコーダＸＤＣＲは、内
部相補ロウアドレス信号をデコードすることによって、
上記メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７のそ
れぞれにおける複数のワード線から、外部ロウアドレス
信号ＡＸによって指示された１本のワード線を選択する
ワード線選択信号を形成する。これにより、各メモリア
レイＭ−ＡＲＹ−０−Ｍ−ＡＲＹ−７のそれぞれから１
本のワード線が選択される。

同図において、ＹＡＤＢはカラムアドレスバッファであ
り、外部端子を介して供給される外部カラムアドレス信
号ＡＹを受け、この外部カラムアドレス信号ＡＹに従っ
た内部相補カラムアドレス信号を形成する。ＹＤＣＲは
カラムアドレスデコーダであり、上記カラムアドレスバ
ッファＹＡＤＨにより形成された内部相補カラムアドレ
ス信号をデコードして、外部カラムアドレス信号ＡＹに
従ったデータ線選択信号を形成する。同図には図示され
ていないが、メモリアレイ開−ＡＲＹ−０−Ｍ−ＡＲＹ
−７のそれぞれには、上記データ線選択信号を受けてメ
モリアレイ内の複数のデータ線のうちの上記外部カラム
アドレス信号ＡＹによって指示された１本のデータ線を
、メモリアレイに対応した共通データ線（図示しない）
に結合させるカラムスイッチが設けられている。

このようにして、メモリアレイＭ−ＡＲＹ−０〜Ｍ−Ａ
ＲＹ−７のそれぞれにおいて、上記外部ロウアドレス信
号ＡＸと外部カラムアドレス信号ＡＹに従った１本のワ
ード線と１本のデータ線が選択され、選択されたワード
線とデータ線との交差部に設けられたメモリセルが選択
される。すなわち、選択されたワード線及びデータ線に
結合されたメモリセルが、全メモリアレイ内の複数のメ
モリセルから選択される。結果として、それぞれのメモ
リアレイから１個ずづのメモリセルが選択される。

特に制限されないが、本実施例においては、それぞれの
メモリアレイから選択されたメモリセルに対して、はぼ
同時に書き込み動作あるいは読み出し動作が行われる。

すなわち、８ビット単位で情報の書き込みあるいは読み
出し動作が行われる。

そのために、本実施例のＥ　Ｅ　Ｐ　ＲＯＭには、８個
の外部入出力端子工１００〜工１０７が設けられており
、メモリアレイＭ−ＡＲＹ−０〜Ｍ−ＡＲＹ−７と、そ
れに対応する外部入出力端子Ｔ１００〜ｌ１０７どの間
に、データ人力バッファＤＩＲ、データ出力バッファＤ
ＯＢ、センスアンプＳＡ及びスイッチ用のＭＯＳＦＥＴ
ＱＩ　８゜Ｑ１６が設けられている。

上記メモリアレイＭ−ＡＲＹ−０を例にすると、書き込
み動作の場合、上記選択されたメモリセルは、書き込み
制御信号ｗｒによってオン状態にされたＭＯＳＦＥＴＱ
１８を介してデータ人力バッファＤＩＢ−０の出力ノー
ドに結合され、読み出し動作の場合には、読み出し制御
信号ｒｅによってオン状態にされたＭＯＳＦＥＴＱ１６
を介してセンスアンプ５Ａ−０の入力ノードに結合され
る。

外部入出力端子ｌ１００には、上記データ人力バッファ
ＤＩＢ−０の入力ノードが結合されるとともに、データ
出力バッファＤＯＢ−０を介して上記センスアンプ５Ａ
−０の出力ノードが結合される。残りのメモリアレイＭ
−ＡＲＹ−１〜Ｍ−ＡＲＹ−７についても、上述したメ
モリアレイＭ−Ａ　ＲＹ−〇と同様にして外部入出力端
子ｌ１０１〜工１０７に結合されている。

同図において、ＣＮＴＲはタイミング制御回路であり、
外部端子ｍ、て百、Ｗ百、百百。

ＤＰＣＨ’及びＶＰＰに供給される外部信号あるいは電
圧に応答して、上述した制御信号ｗｒ、ｒｅ等を含むタ
イミング信号を形成する。その詳細については後に第１
図の説明において述べる。第７図において、Ｖｃｃは各
タイミングブロックに電源電圧Ｖｃｃを供給するための
外部端子であり、　ＶＳＳは各回路ブロックに回路の接
地電位Ｖｓｓを供給するための外部端子である。

なお、上述した説明では各メモリアレイ毎にワード線が
分割されているように述べたが、各メモリアレイに対し
てワード線は共通にしてもよい。

第１図には、上記第７図に示されたフラッシュＥＥＰＲ
ＯＭにおける１個のメモリアレイＭ−ＡＲＹ、その周辺
回路、ロウアドレスバッファ、カラムアドレスバッファ
、ロウアドレスデコーダ、カラムアドレスデコーダ、及
びタイミング制御回路ＣＮＴＲの詳しいブロック図が示
されている。

前述した説明から容易に理解できるように、第１図に示
されている各回路素子は、特に制限されないが、公知の
０ＭＯ３（相補型ＭＯ３）集積回路の製造技術によって
、１個の単結晶シリコンのような半導体基板とにおいて
形成されている。同図において、ＰチャンネルＭＯ８Ｆ
ＥＴは、そのチャンネル（バックゲート）部に矢印が付
加されることによってＮチャンネルＭＯＳＦＥＴと区別
される。

このことは他の図面においても同様である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ８
ＦＴＥは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコン層からなるようなゲート電極から
構成される。ＰチャンネルＭＯ８ＦＥＴは、上記半導体
基板表面に形成されたＮ型ウェル領域に形成される。こ
れによって、半導体基板は、その上に形成された複数の
ＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成し
、回路の接地電位Ｖｓｓが供給される。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルＭＯ８ＦＥＴの基
板ゲートを構成する。ＰチャンネルＭＯ３ＦＥＴの基板
ゲートすなわちＮ型ウェル領域には、電源電圧Ｖｃｃが
供給される。ただし、電源電圧Ｖｃｃよりも高い高電圧
を処理する回路を構成するところのＰチャンネルＭＯ８
ＦＥＴが形成されるＮ型ウェル領域には、特に制限され
ないが、外部端子ＶＰＰを介して外部から与えられる高
電圧ＶＰＰ、あるいはＥＥＰＲＯＭの内部で発生された
高電圧等が供給される。

あるいは、上記集積回路は、単結晶Ｎ型シリコンからな
る半導体基板上に形成してもよい。この場合、Ｎチャン
ネルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域
に形成され、ＰチャンネルＭＯＳＦＥＴはＮ型半導体基
板上に形成される。

以下、本実施例のフラッシュＥＥＰＲＯＭについて、第
１図を用いて更に詳しく説明するが、理解を容易にする
ために、以下の説明では上述した第７図の説明と重複す
る場合がある。

特に制限されないが、この実施例のフラッシュＥＥＰＲ
ＯＭは、外部端子を介して外部から供給されるＸ（ロウ
）、Ｙ（カラム）アドレス信号ＡＸ、ＡＹを受けるアド
レスバッファＸＡＤＢ。

ＹＡＤＢによって内部相補アドレス信号が形成され、ア
ドレスデコーダＸＤＣＲ，ＹＤＣＲに供給される。特に
制限されないが、上記アドレスバッファＸＡＤＢ、ＹＡ
ＤＢは内部チップ選択信号Ｑｅにより活性化され、外部
端子から供給される外部アドレス信号ＡＸ、ＡＹを取り
込み、外部端子から供給された外部アドレス信号と同相
の内部アドレス信号と逆相の内部アドレス信号とからな
る相補アドレス信号を形成する。また、上記アドレスバ
ッファＸＡＤＢ、ＹＡＤＢには、上述したチップ選択信
号ｃｅのほかに、消去モードを示す信号ＥＳ、内部アド
レス信号ＡＸＩ、ＡＹＩ等が供給されている。しかしな
がら、これらの信号ＥＳ、ＡＸＩ、ＹＡＩ等は消去モー
ドで使われる信号であり、通常の書き込みあるいは読み
出しモードにおいては、上記アドレスバッファＡＸＤＢ
。

ＹＡＤＢの動作に対して影響を与えない。

ロウ（Ｘ）アドレスデコーダＸＤＣＲは、アドレスデコ
ーダ活性化信号ＤＥにより活性化され、対応するアドレ
スバッファＸＡＤＢからの相補アドレス信号に従った１
本のワード線をメモリアレイＭ−ＡＲＹ内の複数のワー
ド線から選択信号する選択信号を形成する。

カラム（Ｙ）アドレスデコーダＹＤＣＲも、上記アドレ
スデコーダ活性化信号ＤＥにより活性化され、対応する
アドレスバッファＹＡＤＢからの相補ア・ドレス信号に
従った１本のデータ線をメモリアレイＭ−ＡＲＹ内の複
数のデータ線から選択する選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、複数のワード線と上記
ワード線と交差するように配置された複数のデータ線と
、ワード線とデータ線との各交差部に設けられた複数の
メモリセルとを有する。同図には、このメモリアレイＭ
−ＡＲＹの一部が代表として例示的に示されている。す
なわち、第１図には、複数のワード線のうちのワード線
Ｗｌ。

Ｗ２と、複数のデータ線のうちのデータＡＩＤＩ。

Ｄ２．Ｄｎと、これらのデータ線とワード線との交差部
に設けられたメモリセルとが、例示的に示されている。

メモリセルのそれぞれは前記第６図（ａ）で述べたよう
に、１個の記憶トランジスタ（不揮発性記憶素子）によ
って構成されている。すなわち、各メモリセルのそれぞ
れは、コントロールゲートとフローティングゲートを有
するスタックドゲート構造の１個の記憶トランジスタに
よって構成されている。同図に例示的に示されたメモリ
セルは、記憶トランジスタ（不揮発性記憶素子）Ｑ１〜
Ｑ６により構成されている。前述したように上記記憶ト
ランジスタは、特に制限されないが。

ＥＰＲＯＭの記憶トランジスタと類似の構造とされてい
る。ただし、その消去動作が前にも述べたようにフロー
ティングゲートとソース線Ｃ８に結合されるソース領域
との間のトンネル現象を利用して電気的に行われる点が
、紫外線を用いたＥＰＲＯＭの消去方法と異なる。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れた記憶トランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコ
ントロールゲート（メモリセルの選択ノード）は、それ
ぞれ対応するワード線Ｗｌ（Ｗ２）に接続され、同じ列
に配置された記憶トランジスタＱｌ、Ｑ４〜Ｑ３．Ｑ６
のドレイン領域（メモリセルの入出力ノード）は、それ
ぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。上
記記憶トランジスタのソース領域は、ソース、＠ＣＳに
結合される。

この実施例においては、特に制限されないが。

ソース線Ｃ８に、消去回路ＥＲＣによりスイッチ制御さ
れるＮチャンネルＭＯ５ＦＥＴＱＩＯとＰチャンネルＭ
Ｏ３ＦＥＴＱ１７とが接続されている。上記消去回路Ｅ
ＲＣは、書き込みモードのときと読み出しモードときに
、上記ＮチャンネルＭＯ８ＦＥＴＱＩＯをオン状態にさ
せ、上記ソース線Ｃ８に回路の接地電位Ｖｓｓが与えら
れるようにする。一方、消去モードのときには、上記Ｐ
チャンネルＭＯ８ＦＥＴＱ１７をオン状態にさせ、上記
ソース線Ｃ８に消去用の高電圧ＶＰＰが与えられるよう
にする。

なお、上記メモリアレイＭ−ＡＲＹの部分的な消去を可
能にしたいなら、マトリックス状に配置される記憶トラ
ンジスタが縦方向にＭブロックに分割され、各ブロック
毎に上記ソース線に相当するソース線がそれぞれに設け
られる。上記のように、それぞれのブロックに設けられ
たソース線Ｏ８のそれぞれには上記のような消去回路Ｅ
ＲＣとＭＯ８ＦＥＴＱＩＯ，Ｑｌ　７がそれぞれ設けら
れる。この場合、複数ブロックのうち、どのブロックに
対して消去を行うかを決めるために、各消去回路をアド
レス信号により指定する。上述した実施例においては、
メモリアレイＭ−ＡＲＹを構成する全メモリセルの記憶
情報が一括して消去される。この場合には、ソース線Ｃ
８は１つとされ、それに対応して上記消去回路ＥＲＣと ＭＯ８ＦＥＴＱＬＯとＱｌ７が設けられる。

本実施例のＥＥＰＲＯＭにおいては、特に制限されない
が、８ビツトのような複数ビットの単位での書き込み／
読み出しが行われるため、上記メモリアレイＭ−ＡＲＹ
は、第７図に示したように合計で８組（Ｍ−ＡＲＹ−０
−Ｍ−ＡＲＹ−７）のように複数組設けられる。なお、
１６ビツトの単位での情報の書き込みあるいは読み出し
を行う場合には、例えば上記メモリアレイＭ−ＡＲＹが
１６組設けられる。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１〜Ｄｎは、上記カラムアドレスデコーダＹＤＣＲ
によって形成された選択信号を受けるカラム（列）選択
スイッチＭＯ８ＦＥＴＱ７〜Ｑ９（カラムスイッチ）を
介して、選択的に共通データ線ＣＤに接続される。共通
データ線ＣＤには、外部端子Ｉ１０から入力される書込
みデータを受ける書込み用のデータ入カバソファＤＩＢ
の出力端子がスイッチＭＯ８ＦＥＴ０１８を介して接続
される。同様に他１″）残り７個のメモリアレイＭ−Ａ
ＲＹに対しても、上記第７図で述べたように、上記と同
様なカラム選択スイッチＭＯＳＦＥＴが設けられ、上記
カラムアドレスデコーダＹＤＣＲからの選択信号が供給
される。なお、各メモリアレイ毎に異なるカラムアドレ
スデコーダを設け。

カラム選択スイッチＭＯ８ＦＥＴが対応するカラムアド
レスデコーダからの選択信号によってスイッチ制御され
るようにしてもよい。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ線ＣＤは、スイッチＭＯ５ＦＥＴＱ１６を介して
センスアンプＳＡの入力段回路を構成するところの初段
増幅回路の入力端子に結合される。便宜上、上記初段増
幅回路を構成するところのＭｏ５ＦＥＴＱ１１〜Ｑ１５
と、縦列形態のＣＭＯＳインバータ回路Ｎ１及びＮ２と
によって構成される回路をセンスアンプＳＡと呼ぶ事と
する。センスアンプＳＡには、通常読み出し時には。

比較的低い電ｇ電圧ＶｃｃがセンスアンプＳＡの電源と
して電源電圧端子Ｖ　ｃｃ　／　Ｖ　ｃｖに供給され、
後で述べる消去ベリファイ時には上記電ｇ電圧Ｖｃｃの
値より低い電位を有する電圧Ｖｃｖが電源として上記電
源電源電圧″部子Ｖｃｃ／Ｖｃｖが供給される。

上記例示的に示されている共通データ線ＣＤは、読み出
し制御信号ｒｅによりオン状態にされるＭＯ３ＦＥＴ０
１６を通して、Ｎチャンネル型の増幅ＭＯ８ＦＥＴＱＩ
Ｉのソースに接続される。

この増幅ＭＯ８ＦＥＴＱＩ　１のドレインと、センスア
ンプＳＡに電源電圧端子Ｖ　ｃｃ　／　Ｖ　ｃｖとの間
には、そのゲートに回路の接地電位Ｖｓｓが印加された
Ｐチャンネル型の負荷ＭＯ５ＦＥＴＱ１２が設けられて
いる。上記負荷ＭＯ８ＦＥＴＱ１２は、読み出し動作の
ために共通データ線ＣＤにプリチャージ電流を流すよう
な動作を行う。

と記増幅ＭＯ５ＦＥＴＱＩＩの感度を高くするため、ス
イッチＭＯ３ＦＥＴＱ１６を介した共通データ線ＣＤの
電圧は、Ｎチャンネル型の駆動ＭＯ３ＦＥＴＱ１３とＰ
チャンネル型の負荷ＭＯ８ＦＥＴＱ１４とからなる反転
増幅回路の入力である駆動ＭＯ８ＦＥＴＱ１３のゲート
に供給されている。この反転増幅回路の出力電圧は、上
記増幅ＭＯ８ＦＥＴＱＩＩのゲートに供給される。

さらに、センスアンプＳＡの非動作期間において、セン
スアンプＳＡが無、駄な電流を消去するのを防止するた
めに、上記増幅ＭＯ８ＦＥＴＱＩＩのゲートと回路の接
地電位点Ｖｓｓとの間には、ＮチャンネルＭＯ８ＦＥＴ
Ｑ１５が設けられる。このＭＯ５ＦＥＴＱ１５と上記Ｐ
チャンネルＭＯＳＦＥＴＱ１４のゲートには、センスア
ンプの動作タイミング信号ｓｃが共通に供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ｓｃはロウレベルにされる。

これにより、ＭＯ８ＦＥＴＱ１４はオン状態に、ＭＯ３
ＦＥＴＱ１５はオフ状態にされる。メモリセルを構成す
る記憶トランジスタは、予め書き込まれたデータに従っ
て、読み出し動作時におけるワード線の選択レベルに対
して高いしきい値電圧か又は低いしきい値電圧を持つ。

読み出し動作において、上述した各アドレスデコーダＸ
ＤＣＲ，ＹＤＣＲによってメモリアレイＭ−ＡＲＹを構
成する複数のメモリセルから選択された１個のメモリセ
ルが、ワード線が選択レベルにされているにもかかわら
ずオフ状態となっている場合、共通データ線ＣＤは、Ｍ
Ｏ８ＦＥＴＱ１２とＱｌｌから供給される電流によって
比較的低い電位に制限されたハイレベルにされる。一方
、選択された上記メモリセルが、ワード線の選択レベル
によってオン状態となっている場合、共通データ線ＣＤ
は、比較的高い電位に制限されたロウレベルにされる。

この場合、共通データＩｃＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路（ＭＯ８ＦＥＴＱ１
３．Ｑ１４）により形成された比較的低いレベルの出力
電圧がＭＯ８ＦＥＴＱ１１のゲートに供給されることに
よって、上述のように比較的低い電位に制限される。一
方、共通データ線ＣＤのロウレベルは、このロウレベル
の電位を受ける反転増幅回路（ＭＯ８ＦＥＴＱ１３゜Ｑ
１４）により形成された比較的高いレベルの電圧がＭＯ
３ＦＥＴＱＩＩのゲートに供給されることによって、上
述のように比較的高い電位に制限される。各データ線Ｄ
１〜Ｄｎとソース線との間に設けられたデータ線放電Ｍ
Ｏ８ＦＥＴＱ１９〜Ｑ２１は、そのゲートに供給される
ゲートバイアス信号ＤＳが後述するように中間レベルに
されるため、カラムアドレスデコーダＹＤＣＲによって
選択されていない状態のデータ線、すなわち、非選択状
態のデータ線の電荷が放電される。

なお、上記増幅用のＭＯ８ＦＥＴＱＩＩは、ゲート接地
型ソース入力の増幅動作を行い、その出力信号をＣＭＯ
Ｓインバータ回路Ｎ１の入力に伝える。ＣＭＯＳインバ
ータ回路Ｎ２は、上記ＣＭＯＳインバータ回路Ｎ１の出
力信号を波形整形した信号Ｓｏ（第１図のメモリアレイ
Ｍ−ＡＲＹが第７図のメモリアレイＭ−ＡＲＹ−０の場
合）を形成して対応したデータ出力バッファＤＯＢ−０
の入力に伝える。データ出力バッファＤＯＢ−０は、上
記信号ＳＯを増幅して外部端子■１００から送出させる
。データ出力バッファは、上記のような読み出しデータ
の出力機能の他、次のような機能が設けられている。８
個の外部入出力端子のうちｌ１００ないしｌ１０６に対
応したデータ出力バッファＤＯＢ−０〜ＤＯＮ−６は。

データ出力バッファ活性化信号Ｄ○、ＤＯにより高イン
ピーダンスを含む３状態の出力動作を行う。

これに対して、外部入出力端チエ１０７に対応したデー
タ出力バッファＤＯＢ−７は、上記信号Ｄｏ、Ｄｏとは
異なるデータ出力バッファ活性化信号信号ＤＯ７，ＤＯ
７によって制御される。このデータ出力バッファＤＯＢ
−７は、 Ｅ　Ｅ　Ｐ　ＲＯＭの内部消去状態を外部へ読み出すと
いうデータポーリングモードに用いられる。また、上記
外部入出力端子Ｉ１０から供給される書き込みデータは
、データ人力バッファＤＩＢを介して、上記共通データ
ａＣＤに伝えられる。他のメモリアレイＭ−ＡＲＹに対
応した共通データ線と外部入出力端子との間においても
、第７図に示したように、上記同様な入力段回路及びセ
ンスアンプＳＡ並びにデータ出力バッファＤＯＢからな
る読み出し回路と、データ人力バッファＤＩＲからなる
書き込み回路とがそれぞれ設けられる。

タイミング制御回路ＣＮＴＲは、特に制御されないが、
外部端子ＣＥ、ＯＥ、ＷＥ、ＥＥ　（以下、単に信号Ｃ
Ｅ、ＯＥ、ＷＥびＥＥのように呼ぶ場合がある）及びＶ
ＰＰに供給されるチップイネーブル信号ＣＥ、アウトプ
ットネーブル信号ＯＥ、ライトイネーブル信号ＷＥ、イ
レーズイネーブル信号ＥＥ及び書込み／消去用高電圧Ｖ
ＰＰと、自動消去動作の制御に関するプレライトパルス
ＰＰ、消去モードを示す信号ＥＳ、デコーダ制御信号Ｄ
Ｃ，消去ベリファイ信号ＥＶ、自動消去モード設定遅延
信号ＡＥＤ及びベリファイ時センスアンプ活性化信号Ｖ
Ｅ等に応じて、内部制御信号ｃｅ、センスアンプの動作
タイミング信号ｓｃ等の内部タイミング信号を形成する
とともに、アドレスデコーダ等に選択的に供給され読み
出し用低電圧Ｖｃｃ／消去ベリファイ用低電圧Ｖｃｖ／
書き込み用高電圧ＶＰＰの電圧切り換えを行い、これら
の電圧のうちのいずれかを選択的に出力する。

さらに、デプリートテストモードを示す信号ＤＰＣＨ’
に応答してデプリートテストモード信号ＤＰＣＨを出力
する。このＤＰＣＨはデプリートテストモード時にハイ
レベルとなる信号であり、先に述べたロウアドレスデコ
ーダＸＤＣＲに入力される。

第８図と第９図には、上記タイミング制御回路ＣＮＴＲ
の要部の一実施例の回路図が示されている。　上記タイ
ミグ制御回路ＣＮＴＲの主要部を構成する第８図と第９
図の回路については、その動作を逐一詳細に説明しない
が、後述する動作説明から容易に理解されよう。

次に、動作を説明する。

まず、読出しモードでは、上記内部信号丁７は“ｌｏｗ
”にされ、ＤＥ、ｓｃ、ｒｅは“ｈｉｇｈ”にされる。

それによってアドレスデコーダ回路ＸＤＣＲおよびＹＤ
ＣＲが活性化され、１つのワード線、１つのデータ線が
選択される。

また、アドレスデコーダ回路ＸＤＣＲおよびＹＤＲＣ，
データ入力回路ＤＩＢには、その動作電圧として低電圧
Ｖｃｃが供給される。また、７丁が“ｈｉｇｈ”になる
ため、ＭＯＳＦＥＴ−Ｑｌ４はオン状態に、ＭＯＳＦＥ
Ｔ−Ｑｌ５はオフ状態になる。

一方、メモリセルＱ１〜Ｑ６は、予め書込まれたデータ
に従ってワード線の選択レベルに対して高いしきい値か
、低いしきい値を持つものである。

各アドレスデコーダＸＤＣＲおよびＹＤＣＲによって選
択された成るメモリセルのしきい値が高く、ワード線が
選択レベルにされているにもかかわらず、そのメモリセ
ルがオフ状態になっている場合には、共通データ線ＣＤ
はＭＯＳＦＥＴ−０１２とＱｌｌからの電流供給によっ
て比較的高い“ｈｉｇｈ”レベルにされる。逆に、選択
された成るメモリセルのしきい値が低く、ワード線選択
レベルによってオン状態にされている場合には、共通デ
ータ線ＣＤは比較的低い“ｌｏｗ”レベルにされる。

この場合、共通データ線ＣＤの“ｈｉｇｈ″レベルは、
これを受ける反転増幅回路によって形成された比較的低
い“ｌｏｗ”レベルの出力電圧がＭＯＳＦＥＴ−Ｑｌｌ
のゲートに供給されることによって比較的低い電位に制
限される。逆に、共通データ線ＣＤの“ｌｏｗ”レベル
は、これを受ける反転増幅回路によって形成された比較
的高い“ｈｉｇｈ”レベルの出力電圧がＭＯＳＦＥＴ−
Ｑｌｌのゲートに供給されることによって比較的高い電
位に制限される。

また、上記増幅用（７）ＭＯＳＦＥＴ−Ｑｌ　１はゲー
ト接地型ソース入力の増幅動作を行ない、その出力信号
をＣＭＯＳインバータＮ１に伝える。そしてこのＮ１の
出力信号はメンバータＮ２で波形整形される。このイン
バータＮ２の出力信号ＳＯ〜Ｓ７は、メモリのしきい値
が高い場合”ｈｉｇｈ”となり、低い場合Ｌ４１ｏＩｌ
）Ｈとなる。そして対応したデータ出力バッファＤＯＢ
によって、特に制限されないが、増幅されて上記外部端
子Ｉ１０から送出される。

なお、他のメモリブロックに対応した共通データｌ＠Ｃ
Ｄと外部端子■／○との間においても、上記と同様のセ
ンスアンプならびにデータ出力バッファからなる読出し
回路がそれぞれ設けられる。

また、ＭＯＳＦＥＴ−Ｑ１９〜Ｑ２１のゲート信号ＤＳ
は、ｖｃｃとＯｖの中間値とされ、非選択状態のデータ
線の電荷を放電する。

次に、書込みモードでは、上記内部信号ｃｅは“ｌｏｗ
”　、ＤＥ、　ｗ　ｒはＬｌ　ｈｉｇｈ７１とされ、ｓ
ｃ。

ｒｅは１０ＩＩＩ″にされる。それによってアドレスデ
コーダ回路ＸＤＣＲ，ＹＤＣＲが活性化され、１つのワ
ード線、１つのデータ線が選択される。

また、アドレスデコーダ回路ＸＤＣＲおよびＹＤＣＲ，
データ入力回路ＤＩＨにはその動作電圧として高電圧Ｖ
ＰＰが供給される。

また、ＭＯＳＦＥＴ−Ｑｌ６、Ｑｌ９〜Ｑ２１はオフさ
れ、データ出カバソファＤＯＢ、センスアンプは非活性
化される。

また、書込みが行なわれるワード線はその電圧が上記高
電圧ＶＰＰになる。そして浮遊ゲートに電子を注入すべ
きメモリセルが接続されたデータ線は、ＭＯＳＦＥＴ−
Ｑｌ８およびデータ人力バッファＤＩＲを介して高電圧
Ｖｐｐに接続される。

上記の動作によってメモリセルに書込みが行なねれる。

書き込まれた状態のメモリセルは、その浮遊ゲートに電
子が蓄積され、しきい値電圧は高くなり、ワード線を選
択してもドレイン電流は流れない。

電子の注入が行なわれない場合、すなわち書き込まれな
い状態では、しきい値電圧は低く、ワード線を選択する
と電流が流れる。

なお、他のメモリブロックに対応した共通データ線と外
部端子との間においても、上記と同様の入力段回路及び
データ人力バッファＤＩＢからなる書込み回路がそれぞ
れ設けられる。

次に、消去モードでは、全ワード線は非選択とされ、消
去すべきメモリセルのソースに消去制御回路ＥＲＣを通
じて高電圧が印加される。特に制限されないが、消去制
御回路ＥＲＣは、例えば。

第１０図に示すような構成をしている。

第１０図において、ＥＰは消去期間中８１　ｈｉ、ｈ　
ｌ＃となる信号であり、基本的にはその反転信号がＶｃ
ｃを電源とするインバータと高電圧インバータとを介し
てＰＭＯ８ＦＥＴ−Ｑｌ　７のゲートに。

また、Ｖｃｃを電源とするインバータ２段を介してＮＭ
Ｏ３ＦＥＴ　−Ｑ１０のゲートに伝えられる。

一般には、先述したごとく、消去モードと読出しモード
の適当な繰返しによって、読出し可能電源電圧下限Ｖ　
ｃｃｍｉｎが所望の値となるようにする。

データ出力バッファＤＯＢの具体的回路が第１１図に示
されている。データポーリング（ステータスポーリング
）制御回路ＤＰを除けば、外部入出力端子■１００〜ｌ
１０６に対応したデータ出力バッファＤＯＢ−０〜ＤＯ
Ｂ−６（第１１図（ａ））と、外部入出力端子１１０７
に対応したデータ出力バッファＤＯＢ−７（第１１図（
ｂ））の構成は、共に高インピーダンス状態を含む３状
態出力回路であることに相違点はなく、先に読み出しモ
ードで説明したように、活性化信号ＤＯ１Ｄ○７がハイ
レベルになるとセンスアンプＳＡからの出力信号５ｏ−
８７を反転して出力するという動作を行う。これに対し
て、データポーリングモード（ステータスポーリングモ
ード）では、活性化信号ＰＯＬＭがロウレベルであるた
め、出力信号Ｓ７が無効にされ、そのときの消去モード
を示す信号ＥＳのレベルに従い端子ｌ１０７の出力信号
が決まる。すなわち、消去モード期間中は。

消去モードを示す信号ＥＳがロウレベルであるから、外
部入出力端子１１０７からロウレベルの信号が出力され
、消去動作が終了していればハイレベルの信号が出力さ
れる。

第１２図には、データ人力バッファＤＩＨの一実施例を
示す回路図で示されている。

このデータ人力バッファＤＩＲは、外部入出力端子Ｉ１
０からのデータをメモリセルへ書き込む場合と、プレラ
イト時にメモリセルへ予め定められたデータを書き込む
場合とに共通に使われる。

書き込みモードの場合、書き込みモード信号ｗｐはハイ
レベルにされ、プレライトパルスＰＰはロウレベルにさ
れる。そのため、外部入出力端子Ｉ１０に供給されたデ
ータは、２個のノア回路を介してインバータの入力ノー
ドに伝えられる。入力ノードに伝えられたデータは、イ
ンバータによって位相反転された後、互いに直列接続さ
れた１個のＰチャンネルＭＯ３ＦＥＴ、２個のＮチャン
ネルＭＯ５ＦＥＴからなるバイアス回路に供給される。

このバイアス回路によって所定のレベルに変換された上
記データは、書き込み用のＰチャンネルＭＯ８ＦＥＴＱ
ＰＩのゲートに供給される。この書き込み用のＰチャン
ネルＭＯ８ＦＥＴＱＰＩは、所定のバイアス電圧がその
ゲートに供給されたＭＯＳＦＥＴＱＬ、上述したＭＯ８
ＦＥＴ０１８を介してコモンデータ線ＣＤに結合され、
更に選択されたデータ線を介して書き込みが行われるべ
きメモリセル（記憶トランジスタ）のドレインに結合さ
れる。上記Ｐチャンネル ＭＯ８ＦＥＴＱＰＩは、書き込みべきデータに従った電
圧をメモリセルのドレインに供給する。これによって、
メモリセルへのデータの書き込みが行われる。

次に、本発明の特徴とするデプリート試験について説明
する。

しきい値電圧が負のメモリセルがあるか否かの試験モー
ド（デプリート試験モード）では、全ワード線を非選択
（すなわち全メモリセルのゲートを接地）とする以外は
通常の読出しモードと同様の動作となる。

第１３図は、デプリート試験時、すなわち前記のように
しきい値が負となったメモリセルが存在するか否かの試
験を行なう場合の結線状態を示す図である０図示のごと
くデプリート試験時には。

全メモリセルのワード［１３，１５が接地される。

すなわち、全てのメモリセルのゲートが接地されており
、この状態で読み出しが行なわれる。

なお、上記の構成を実現するための具体的な手段として
は１例えば、ロウアドレスデコーダＸＤＣＲを第１４．
１５図に示すごとく構成する。

第１４図および第１５図では、２組の相補的アドレス信
号ａい　ａｌ、ａ、、ａ２によって４つのワード線信号
を形成する場合のロウアドレスデコーダＸＤＣＲの構成
を示した。なお、図において。

ＤＰＣＨは、この試験モードにおいて“ｈｉｇｈ”とな
る信号であり、この信号ＤＰＣＨが“ｈｉｇｈ”となる
ことによって各ワード線がｎ　−ｃ　ｈ　トランジスタ
を介して接地される。これによって全ワード線がアドレ
ス信号に無関係に非選択（接地）状態とされる。まず第
１４図のロウアドレスデコーダＸＤＣＨの動作を説明す
る０通常の読み出し、あるいは書き込みの際には、ＤＰ
ＣＨは“ｌｏｗ”ＤＥは“ｈｉｇｈ”となるので、ＮＯ
ＲゲートＧ１の出力は“ｈｉｇｈ″となる。一方ＮＯＲ
ゲート０２〜Ｇ５の出力は、アドレス信号に応答して、
いずれか１つが“ｈｉｇｈ”、他の３つが“ｌｏｗ”と
なる。したがってＮＡＮＤゲート０６〜Ｇ９はＮＯＲゲ
ーゲート−Ｇ５の出力を単に反転させて伝送する。

この結果０６〜Ｇ９の出力はいずれか１つが“ｌＯ，７
１，他の３つが“ｈｉｇｈ”となり、各々インバータ回
路を介して接続されるワード線Ｗ１〜Ｗ４のうちの１つ
が選択電位（Ｖｃｃ）　、他の３つが非選択電位（ＧＮ
Ｄ）となる。

これに対してデプリートテストのときにはＤＰＣＨは“
ｈｉｇｈ”となるので、ゲートＧ１の出力は“ｌｏ、７
ｊとなる。したがってゲート６６〜Ｇ９の出力はアドレ
ス信号にかかわらず常に”ｈｉｇｈ”となり、ワードＡ
ｆｌＷ１〜Ｗ４はすべて非選択電位（ＧＮＤ）となる。

一方第１５図のロウアドレスデコーダは１回路構成が第
１４図のものと若干具なるが、基本的な動作は同じであ
る。すなわち通常の読み出し１Ｍき込みの際にはＮＯＲ
ゲートＧ　ｉ　１の出力はＩＩ　ｈｉｇｈＩｔとなるの
で、アドレス信号に応答してワード線Ｗ１〜Ｗ４のうち
のいずれか１つが選択電位（Ｖｃｃ）　、他の３つが非
選択電位（ＧＮＤ）となる。デプリートテストのときに
はＤＰＣＨが”ｈｉｇｈ”、Ｇ１１の出力は“ｌｏｗ”
となるので。

アドレス信号ａ１．ａ１の情報にかかわらず信号線Ａお
よびＢは“ｌｏｗ”、ＡおよびＢはｌ（ｈｉｇｈ′ｌに
固定される。このためトランジスタＱ３１〜Ｑ３４はす
べてオフとなり、アドレス信号ａ２．１７は無視される
。一方トランジスタＱ３５〜Ｑ３８はすべてオンになる
ので、各ワード線毎に設けられたインバータ回路には各
々Ｑ３５〜Ｑ３８を介してＶｃｃが入力され、ワード線
Ｗ１〜Ｗ４はアドレス信号にかかわらずすべて非選択電
位（ＧＮＤ）となる。

尚、カラムアドレスデコーダＹＤＣＲは、デプリートテ
ストの際にも通常の読み出し、あるいは書き込みの際と
同様に動作する。すなわちカラムアドレス信号ＡＹに応
答してトランジスタＱ７〜Ｑ９のいずれかにオンするよ
うな信号を発生する。

これにより上述のロウアドレスデコーダＸＤＣＲの動作
と相まって、各データ線毎にそのデータ線にしき値が負
のビットがあるかないを判定し、カラムアドレスＡＹを
変化させることによりメモリアドレス中の全てのメモリ
セルのデプリートテストを迅速に完了することができる
。もっともカラムアドレスデコーダＹＤＣＲにも信号Ｄ
ＰＣＨを入力するようにし、これによってトランジスタ
Ｑ７〜Ｑ９を同時にオンとしても良い。この場合、第１
図に示したすべてのメモリアレイから同時に情報を読み
出すことが可能となるが、データ線容量の増加に判いセ
ンスアンプの動作上かえってデプリートテストに要する
時間が長くなる。

この信号ＤＰＣＨはＥＥＰＲＯＭの外部端子を介して直
接アドレスデコーダＸＤＣＲに入力されても良いし、ま
た先に述べたように外部端子からタイミング制御回路Ｃ
ＮＴＲを介してアドレスデコーダに供給されても良い。

上記のごときデプリート試験モードにおいては。

全ワード線が非選択、すなわち全メモリセルのゲートが
接地されているので、全てのメモリセルのゲートはｏｖ
になっている。したがって全てのメモリセルのしきい値
が正常であれば、導通するメモリセルは存在せず、読み
出し電流は０になるはずである。もし、読み出し電流が
流れれば（非選択リニク電流があれば）、導通したメモ
リセルが存在すること、すなわち、しきい値が負のメモ
リセルが存在することを意味する。

したがって、このデプリート試験モードにおいて読み出
し電流が検出されるか否かにより、メモリアレイ全体の
良否を簡単に検出することが出来る。このようにして発
見されたしきい値が負のメモリセルを含む半導体不揮発
性記憶装置は、不良品として排除される。

尚、メモリセルアレイ内にメモリセルの欠陥を救済する
ためのいわゆる冗長ワードを設けることがある。具体的
には例えば通常のワード線群の両側に各２本ずつの冗長
ワード線を配し、この冗長ワード線についても対応する
メモリセルが設けられる。この冗長ワードのメモリセル
のソース、ドレイン、ゲートが通常のメモリセル同様に
各々接続されていれば、この冗長ワードのメモリセルも
デプリートテストもされるべきであり、したがって冗長
ワード線もデプリートテストの際は接地される。

デプリート試験モードの基本的な動作は以上述べたとお
りであるが１本発明はこれに限定されるものではない。

例えば、データ線の選択については外部のアドレス信号
によって決められる場合を示したが、これを内部で順次
選択するようにしても良い。また、８ビット単位の場合
、読出しモードと同様に８ビット単位の出力がある例を
示したが、このデプリート試験モードの時にのみ、第１
６図に示すように、８ビツトの出力５ｏ−３７を利用し
て、このうちの１つでも＃１ｏ、Ｉｆであったとき、す
なわち非選択リーク電流があったと判定された場合には
、その旨を示す１ビツトの信号を出力するようにしても
良い。ここではｌ１０７の端子に出力する場合を一例と
して示した。なお、図において、ＤＯはデータ出力バッ
ファＤＯＢの活性化信号である。

さらに、このデプリート試験モードにおけるデプリート
ビット検出の感度を上げるため、読み出し電流を検出す
るセンスアンプの感度を変えても良い。例えば、ＭＯ８
ＦＥＴＱ１２は等価的に負荷抵抗として働くが、この等
価抵抗を大きくしてわずかの非選択リーク電流であって
も判定可能となるようにすれば良い。

第１７図〜第１９図は上記の場合のセンスアンプの構成
例を示した図である。

まず、第１７図では、負荷抵抗となる ＭＯＳＦＥＴを通常の読出しではＭＯ５ＦＥＲＱ１２と
し、デプリート試験モードでは等価抵抗の大きなＭＯ３
ＦＥＴＱ２６に切り換える例を示した。

また、第１８図では、負荷抵抗となる ＭＯ５ＦＥＴＱ１２のゲートに、デプリート試験モード
ではＯｖとＶｃｃとの間の中間電圧を与える例を示した
。

また、第１９図では、ＭＯＳＦＥＴＱ２７をオンにする
事によって、節点Ａの電圧の’ｈｉｇｈ”とＪｏ、１１
の判定レベルを、デプリート試験モードでは通常の読出
し時より高くする例を示した。

第２０図には、この発明が適用される ＥＥＰＲＯＭの他の実施例の回路図が示されている。こ
の実施例においても、前記第１図の実施例と同様に、１
つのメモリアレイと、それに対応する周辺回路のみが示
されている。全体については、前記第７図を参照された
い。

この実施例のＥＥＰＲＯＭのメモリセルは、前記実施例
のように電気的消去をソース領域側で行うものに代えて
、ドレイン領域側で行うようにしたものである。

すなわち、この実施例では、メモリアレイＭ−ＡＲＹの
ソース線Ｃ８は回路の接地電位点Ｖｓｓに固定的に接続
される。

消去回路ＥＲＣと、それによりスイッチ制御される前記
ＰチャネルＭＯ８ＦＥＴＱ１７とＮチャンネルＭＯ８Ｆ
ＥＴＱＩＯの出力ノードは、共通データ線ＣＤにＰチャ
ンネル型のスイッチＭＯ３ＦＥＴＱ２８を介して接続さ
れる。スイッチＭＯ８ＦＥＴＱ２８は、そのゲートに前
記のような消去パルスＥＰが印加される。これにより、
スイッチＭＯ８ＦＥＴＱ２８は、消去パルスＥＰがロウ
レベルにされる期間だけオン状態になり、消去パルスＥ
Ｐのロウレベルに基づいてオン状態にされるＰチャンネ
ルＭＯ５ＦＥＴＱ１７を介して出力される高電圧ＶＰＰ
を共通データ線ＣＤに伝える。また、アドレスデコーダ
ＹＤＣＲは、メモリアレイＭ−ＡＲＹ内の全メモリセル
の一括消去を行うために、上記共通データ線ＣＤの高電
圧Ｖｐρをデータ線に伝えるよう５例えば上記消去パル
スＥＰに応答して、全てのカラムスイッチＭＯ８ＦＥＴ
Ｑ７〜Ｑ９をイオン状態にする。この構成に代え、カラ
ムデコーダＹＤＣＲを内部又は外部のアドレスに従った
選択信号を形成するようにすれば、データ線の単位での
消去が可能になる。したがって、この実施例のＥＥＰＲ
ＯＭでは、消去動作のときのアドレスデコーダＹＤＣＲ
の制御が、前記第１図の実施例と異なるものとなる。

他の部分については、前記第１図と同じため、第１図を
参照されたい。

第２１図には、この発明に係るフラッシュ（ＦＬＡＳＨ
）ＥＥＰＲＯＭを用いたマイクロコンピュータシステム
の一実施例のブロック図が示されている。

この実施例のマイクロコンピュータシステムは、所定の
情報処理機能を有するマイクロプロセッサＣＰＵを中心
として、プログラム等が格納されたＲＯＭ　（リード・
オンリー・メモリ）、主メモリ装置として用いられるＲ
ＡＭ　（ランダム・アクセス・メモリ）、入出力ポート
ｌ１０ＰＯＲＴ、この発明に係る前記−括消去型ＥＥＰ
ＲＯＭ、制御回路Ｃ０ＮＴＲ０ＬＬＥＲを介して接続さ
れるモニターとしてＬＣＤ　（液晶表示装置）又はＣＲ
Ｔ（陰極線管）がアドレスバスＡＤＤＲＥＳＳ、データ
バスＤＡＴＡと、例示的に示され制御信号Ｃ０ＮＴＲ０
Ｌを伝える制御バスとによって相互に接続されてなる。

上記ＬＣＤとＣＲＴ以外の部分は、−の半導体チップ上
に形成することができる。

この実施例では、上記表示装置ＬＣＤやＣＲＴの動作に
必要な１２Ｖ系電源ＲＧＵを、上記Ｅ　Ｅ　Ｐ　ＲＯＭ
の高電圧ＶＰＰとしても利用する。このため、この実施
例では、電源ＲＧＵはマイクロプロセッサＣ，Ｐ　Ｕか
らの制御信号によって、読み出し動作のときに端子ＶＰ
ＰをＶｃｃのような５ｖに切り換える機能が付加される
。また、第２２図には、マイクロプロセッサＣＰＵとＥ
ＥＰＲＯＭに着目した各信号の接続関係が示されている
。

ＥＥＰＲＯＭのチップイネーブル端子ＣＥには、システ
ムアドレスのうちＥ　Ｅ　Ｐ　ＲＯＭに割り当てられた
アドレス空間を示すアドレス信号をデコーダ回路ＤＥＣ
に供給し、チップイネーブル信号ＧＥを発生させる。ま
た、タイミング制御回路ＴＣは、マイクロプロセッサＣ
ＰＵからのＲ／Ｗリード／ライト）信号、ＤＳ（データ
ストローブ）信号及びＷＡＩＴ（ウェイト）信号を受け
、出力イネーブル信号ＯＥ、ライトイネーブル信号ＷＥ
及びイレーズイネーブル信号ＥＥを発生させる。

なお、マイクロプロセッサＣＰＵのデータ端子は。

データバスを介してＥＥＰＲＯＭの外部入出力端子■１
００〜工１０７に結合され、マイクロプロセッサＣＰＵ
のアドレス端子は一部を除去いてアドレスバスを介して
ＥＥＰＲＯＭの外部アドレス端子ＡＸ、ＡＹに結合され
ている。

尚、上記の実施例では、書込み／消去を外部からの高電
圧ＶＰＰを用いて行なう場合を対象としたが本発明はこ
れに限定されるものではない。例えば、書込み／消去時
に流れる電流が小さければ。

装置内部でＶｃｃから所望の高電圧を発生させ、これを
書込み／消去に用いても良い。また、この内部昇圧電源
を外部高電圧ＶＰＰと併用しても構わない。

なお、本発明は上記実施例に限定されるものでない事は
言うまでもない。例えば１通常の書込み／読出し等の制
御を行なう回路部分等の構成は、上記原理を実現するも
のであればどのようなものであっても梼わない。

［発明の効果］ 以上述べたように本発明によれば、ＥＰＲＯＭ並みの小
さなメモリセルで電気的に消去可能な半導体不揮発性記
憶装置において、消去後のしきい値電圧が負となったメ
モリセルがあるか否かの判定に際して、従来のようにデ
ータ線ごとに１ビツトづつ書き込む必要がなくなり、そ
の試験を短時間で容易に行なうことが出来る、という効
果が得られる。

【図面の簡単な説明】

第１図は、この発明は適用されたＥＥＰＲＯＭの一実施
例を示すメモリアレイ部の回路１′１と周辺回路のブロ
ック図、第２図は、従来技術のメモリセルの一例を説明
するための構造断面図、第３図は、その読み出し動作を
説明するための概略回路図、第４図は、従来技術のメモ
リセルの他の一例を説明するための構造断面図、第５図
は、消去時間と記憶トランジスタのしきい値電圧との関
係を示す特性図、第６図（ａ）は１本発明が適用されれ
るＥＥＰＲＯＭにおけるメモリセルの回路図。 第６図（ｂ）は、従来のメモリセルの回路図、第７図は
１本発明の一実施例であるＥＥＰＲＯＭの全体ブロック
図、第８図（ａ）〜第８図（ｊ）および第９図（ａ）〜
第９図（ｃ）は、タイミング制御回路ＣＮＴＲの具体的
な回路構成例を示す図。 第１０図は消去制御回路ＥＲＣの具体的な回路構成例を
示す図、第１１図（ａ）、（ｂ）は、データ出力バッフ
ァＤＯＢの一実施例を示す回路図、第１２図は、データ
人力バッファの一実施例を示す回路図、第１３図は１本
発明の原理図、第１４図および第１５図は行アドレスデ
コーダＸＤＣＲの一実施例図、第１６図は読み出し回路
の他の実施例図、第１７図ないし第１９図はそれぞれセ
ンスアンプの一実施例図、第２０図は、上記ＥＥＰＲＯ
Ｍの他の一実施例を示すメモリ／レイ部の回路図、第２
１図は、上記ＥＥＰＲ；Ｍが用いられるマイクロコンピ
ュータシステムの一実施例を示すブロック図、第２２図
は、上記ＥＥＰＲＯＭとマイクロプロセッサＣＰＵとの
一実施例の接続を示すブロック図である。 〈符号の説明〉 Ｑ１〜Ｑ６・・・メモリセル、Ｗｌ、Ｗ２・・・ワード
線、ＣＤ・・・共通データ線、Ｃ８・・・ソース線、Ｓ
Ａ・・・センスアンプ、ＸＡＤＢ、ＹＡＤＢ・・・アド
レスバッファ、ＸＤＣＲ・・・行アドレスデコーダ、Ｙ
ＤＣＲ・・・列アドレスデコーダ、Ｍ−ＡＲＡＹ・・・
メモリアレイ、ＣＮＴＲ・・・タイミング制御回路、Ｅ
ＲＣ・・・消去制御回路、ＤＯＢ・・・データ出力バッ
ファ、ＤＩＲ・・・データ人力バッファ。 穿ｒ；図 乏 叡口ま閏円娶訃１ 茅／θ図 第７２図 Ｖ／／）図 茅７５図 Ｂ Ｂ 第７７図 半／デ図 隼２θ図 竿２７図 半２２図

Claims (1)

1. 【特許請求の範囲】 １、複数個の電気的に消去可能な不揮発性メモリ素子が
   マトリクス状に配置され、各メモリ素子が一本のワード
   線と一本のデータ線とによって選択され、上記メモリ素
   子のゲートが上記ワード線に接続され、上記メモリ素子
   のドレインが上記データ線に接続されてなるメモリアレ
   イと、上記メモリ素子に記憶された情報を読み出す第１
   の回路と、読み出し期間中上記全メモリ素子のゲートを
   接地する第２の回路とを有することを特徴とする半導体
   不揮発性記憶装置。 ２、上記第２の回路は、上記記憶装置の外部からの信号
   に応答して上記ゲートを接地することを特徴とする請求
   項１記載の半導体不揮発性記憶装置。 ３、上記外部からの信号は、デプリート試験を指定する
   信号であることを特徴とする請求項２記載の半導体不揮
   発性記憶装置。 ４、複数個の電気的に消去可能な不揮発性メモリ素子が
   マトリクス状に配置され、各メモリ素子が一本のワード
   線と一本のデータ線とによって選択され、上記メモリ素
   子のゲートが上記ワード線に接続され、上記メモリ素子
   のドレインが上記データ線に接続されてなるメモリアレ
   イと、上記メモリ素子に記憶された情報を検出するセン
   ス回路と、 第１のモードにおいてアドレス信号に応答して１つのワ
   ード線を選択し、第２のモードにおいて上記アドレス信
   号にかかわらず全ワード線を接地するアドレスデコーダ
   とを有し、 上記センス回路は上記第１、第２のいずれのモードにお
   いても動作することを特徴とする半導体不揮発性記憶装
   置。 ５、上記第１のモードは書き込みおよび読み出しのうち
   のいずれかのモードであり、上記第２のモードは消去お
   よびデプリート試験のうちのいずれかのモードであるこ
   とを特徴とする請求項４記載の半導体不揮発性記憶装置
   。 ６、１つのゲート信号線と１つのドレイン信号線とによ
   って選択される電気的に消去可能な不揮発性記憶素子が
   マトリクス状に複数個配置されてなるメモリアレイと、 全記憶素子のゲートを所定の同一の電圧にした状態で、
   上記記憶素子に記憶された情報を読みだす手段とを有す
   ることを特徴とする半導体不揮発性記憶装置。 ７、上記所定の電圧は、上記記憶素子を非選択にする電
   圧であることを特徴とする請求項６記載の半導体不揮性
   発記憶装置。 ８、上記所定の電圧は、０Ｖであることを特徴とする請
   求項６記載の半導体不揮発性記憶装置。 ９、所定の情報処理機能を有するＣＰＵと、不揮発性記
   憶装置と、上記ＣＰＵと上記記憶装置とを接続するシス
   テムバスとを有するマイクロコンピュータであって、 上記記憶装置は、 １つのゲート信号線と１つのドレイン信号線とによって
   選択される電気的に消去可能な不揮発性記憶素子がマト
   リクス状に複数個配置されてなるメモリアレイと、 全記憶素子のゲートを所定の同一の電圧にした状態で、
   上記記憶素子に記憶された情報を読みだす手段とを有す
   ることを特徴とするマイクロコンピュータ。 １０、上記所定の電圧は、上記記憶素子を非選択にする
   電圧であることを特徴とする請求項９記載のマイクロコ
   ンピュータ。 １１、上記所定の電圧は、０Ｖであることを特徴とする
   請求項９記載のマイクロコンピュータ。