JPS61264595A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＦＡＭＯ５（フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ）を記
憶素子（メモリセル）とするＥＦＲＯＭ　（エレクトリ
カリ・プログラマブル・リード・オンリー・メモリ）装
置に利用して有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ５（フローティング・アバランシェインジェク
ションＭＯ５ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。

ＦＡＭＯ３）ランジスタは、そのフローテイングゲート
に電荷注入が行われることによって、読み出し動作モー
ドにおけるワード線の選択レベルに対して高いしきい値
電圧を持つようにされる。

本願発明者は、上記半導体記憶装置の選別又はテスティ
ング等のために、上記のような論理“０”書き込みの深
さ、言い換えるならば、上記高くされたＦＡＭＯＳトラ
ンジスタのしきい値電圧を判定することを考えた。

しかしながら、電源電圧Ｖｃｃを上昇させることによっ
てワード線の選択レベルを上昇させて、上記高しきい値
電圧を持つＦＡＭＯ３）ランジスタのオフ状態からオン
状態への切り替わりを判定しようとすると、上記ＦＡＭ
Ｏ３）ランジスタに電流を供給する負荷ＭＯ５ＦＥＴの
コンダクタンスも上記電源電圧の上昇に伴い変化してし
まう、これによって、負荷ＭＯ５ＦＥＴとＦＡＭＯ３）
ランジスタとのコンダクタンス比により決定される読み
出しレベルそのものが変化してしまうので、正確なしき
い値電圧の判定が行えない、したがって、従来のＥＰＲ
ＯＭ装置では、書き込み深さの正確なモニターが行えな
い。

〔発明の目的〕

この発明の目的は、正確な書き込み評価を行うことので
きる半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、所定の制御信号によって、不揮発性記憶素子
に電流を供給する負荷手段の抵抗値が大きくなるように
切り換えて、不揮発性記憶素子のオン／オフ状態に従つ
た読み出しレベルを得るようにするものである。

〔実施例〕

第１図には、この発明をＥＰＲＯＭ装置に通用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、特に制限されないが、公知の０Ｍ
Ｏ３（相補型ＭＯ３）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ５
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯ３ＦＥＴの基ｉゲートを構成する。Ｐチャンネ
ルＭＯＳ　Ｆ　Ｅ　Ｔ（７）基板ゲートすなわちＮ型ウ
ェル領域は、第１図の電源端子Ｖｃｃに結合される。

特に制限されないが、この実施例のＥＰＲＯＭ装置は、
図示しない外部端子から供給されるＸ・Ｙアドレス信号
（図示せず）を受けるアドレスバッフ１を通して形成さ
れた相補アドレス信号がアドレスデコーダＤＣＲに供給
される。同図では、アドレスデコーダとアドレスデコー
ダとが同じ回路ブロックＸＡＤ、Ｂ　−ＤＣＲ，ＹＡＤ
Ｂ　−ＤＣＲとしてそれぞれ示されている。特に制限さ
れないが、上記アドレスバッファＸＡＤＢ、ＹＡＤＢは
、内部チップ選択信号ｃｅにより活性化され、外部端子
からのアドレス信号を取り込み、外部端子から供給され
たアドレス信号と同相の内部アドレス信号と逆相のアド
レス信号とからなる相補アドレス信号を形成する。

アドレスデコーダＤＣＲ（Ｘ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択
信号を形成する。

アドレスデコーダＤＣＲ（Ｙ）は、その相補アドレス信
号に従づたメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、代表として示されてい
る複数のＦＡＭＯＳ　）ランジスタ（不揮発性メモリ素
子・・ＭＯ５ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、Ｗ
２及びデータ線Ｄ１〜Ｄｎとにより構成されている。メ
モリアレイＭ−ＡＲＹにおいて、同じ行に配置されたＦ
ＡＭＯＳ）ランジスタＱ１〜Ｑ３　（Ｑ４〜Ｑ６）のコ
ントロールゲートは、それぞれ対応するワード線Ｗｌ　
（Ｗ２）に接続され、同じ列に配置されたＦＡＭＯＳ）
ランジスタＱ１．Ｑ４〜Ｑ３．Ｑ６のドレインは、それ
ぞれ対応するデータ線Ｄ１〜Ｄｎに接続されている。上
記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ８は、特に
制限されないが、書込み信号Ｗｅを受けるディブレラシ
ラン型ＭＯＳ　Ｆ　ＥＴＱ　１０を介して接地されてい
る。このＭＯＳＦＥＴＱ１０は、書き込み時に上記内部
制御信号ｗｅのロウレベルによってそのコンダクタンス
が比較的小さくされる。これにより、共通ソース線Ｃ８
の電位は、ＭＯ３ＦＥＴＱＩＯのコンダクタンスが比較
的小さくされることによって比較的高い電位にされる。

この共通ソース線Ｃ８の電位が比較的高くされるとＦＡ
ＭＯＳ）ランジスタのしきい値電圧は比較的高くされる
。したがって、データ線に書き込み高電圧が供給され、
ワード線が非選択とされることによって非選択とされた
ＦＡＭＯＳトランジスタの実効的なしきい値電圧が高く
されるため、それに流れるリーク電流を小さくできる。

これによって、外部端子から供給される書き込み電流が
効率よく選択されたＦＡＭＯ３Ｉ−ランジスタに供給さ
れるので、効率的な書き込み動作を行うことができる。

なお、読み出し動作時には、上Ｅ制御信号ｗｅのハイレ
ベルによってＭＯ３ＦＥＴＱＩＯのコンダクタンスは、
比較的大きくされる。これにより、読み出し速度を速く
するものである。

上記各データ線Ｄ１〜Ｄｎは、上記アドレスデコーダＤ
ＣＲ（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９を介して、
共通データ線ＣＤに接続される。共通データ線ＣＤには
、外部端子Ｉ１０から入力される書込み信号を受ける書
込み用のデータ入力バッファＤＩＢの出力端子が接続さ
れる。

以上の各ＭＯＳ　Ｆ　ＥＴは、Ｎチャンネル間Ｏ８ＦＥ
Ｔにより構成されている。

上記共通データ線ＣＤには、センスアンプＳＡの入力段
回路を構成し、次に説明する初段増幅回路が設けられる
。

上記共通データ線ＣＤには、そのソースが接続されたＮ
チャンネル型の増幅Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１１が
設けられる。この増幅ＭＯ３ＦＥＴＱＩ　１のドレイン
と電源電圧端子Ｖｃｃとの間には、Ｐチャンネル型の負
荷ＭＯＳＦＥＴＱ１２と、負荷ＭＯ５ＦＥＴＱ１６が並
列形態に設けられる。上記負荷ＭＯ３ＦＥＴＱ１２は、
高速読み出し動作のために共通データ線ＣＤに比較的大
きなプリチャージ電流を流すような比較的大きなコンダ
クタンスを持つようにされる。これに対して、負荷ＭＯ
３ＦＥＴＱ１６は、Ｆ’ＡＭＯＳＩ−ランジスタの書き
込み深さをム別するため、高くされたしきい値電圧を持
つＦＡＭＯＳ）ランジスタのコンダクタンスに比べて十
分に小さなコンダクタンス（十分大きな抵抗値）を持つ
ようにされる。上記負荷ＭＯ３ＦＥＴＱ１６は、そのゲ
ートに制御信号Ｓが供給される・また・、上記負荷ＭＯ
３ＦＥＴＱ１２は、そのゲートにインバータ回路■ｖに
よって反転さ孔た制御信号Ｓが供給される。これによっ
て・上記再負荷ＭＯ５ＦＥＴＱＩ　２とＱ１６は、上記
制御信号Ｓによって相補的に動作状態にされる。

上記増＠ＭＯ５ＦＥＴＱ１１の感度を高くするため、共
通データ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯ３
ＦＥＴＱＩ　３とＰチャンネル型の一負荷ＭＯ５ＦＥＴ
ＱＩ　４とからなる反転増幅回路の入力である駆動ＭＯ
３ＦＥＴＱＩ　３のゲートに供給される。この反転増幅
回路の出力電圧は、上記増幅ＭＯ３ＦＥＴＱＩ　１のゲ
ートに供給される。

さらに、センスアンプの非動作期間での無駄な電流消費
を防止するため、上記増［ＭＯＳＦＥＴＱ１１のゲート
と回路の接地電位点との間には、ＮチャンネルＭＯＳＦ
ＥＴＱＩ　５が設けられる。このＭＯ３ＦＥＴＱＩ　５
と上記ＰチャンネルＭＯ３ＦＥＴＱ１４のゲートは、共
通にセンスアンプの動作タイミング信号ｓｃが供給され
る。

メモリセルの通常の読み出し時において、上記制御信号
Ｓは、ハイレベルにされる。これによって負荷ＭＯ３Ｆ
ＥＴＱ１２はオン状態に、負荷ＭＯ３ＦＥＴＱＩ　６は
オフ状態にされる。また、センスアンプ動作タイミング
信号７τはロウレベルにされ、ＭＯＳ　Ｆ　ＥＴＱ　！
　４はオン状態に、ＭＯ５ＦＥ’Ｔ’Ｑ１５はオフ状態
にされる。そして、アドレスデコーダＸ−ＤＣＲ，Ｙ−
ＤＣＲによって選択されたメモリセルは、書込みデータ
に従って、ワード線選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯＳＦＥＴＱＩ　２．Ｑｌ　１からの電流供給により
て比較的ハイレベルにされる。

一方、選択されたメモリセルがワード線選択レベルによ
ってオン状態にされている場合、共通データ線ＣＤは比
較的ロウレベルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭＯ５ＦＥＴＱＩＩのゲー
トに供給されることによって比較的低い電位に制限され
る。一方、共通データ線ＣＤのロウレベルは、このロウ
レベルの電位を受ける反転増幅回路により形成された比
較的高いレベルの電圧がＭＯＳＦＥＴＱＩ　１のゲート
に供給されることによって比較的高い電位に制限される
。このような共通データ線ＣＤのハイレベルとロウレベ
ルとを制限すると、この共通データ線ＣＤ等に信号変化
速度を制限する浮遊容量等の容量が存在するにかかわら
ずに、読み出しの高速化を図ることができる。すなわち
、複数のメモリセルからのデータを次々に読み出すよう
な場合において共通データ線ＣＤの一方のレベルが他方
のレベルへ変化させられるまでの時間を短くすることが
できる。このような高速動作読み出し動作のために、上
記負荷ＭＯＳＦＥＴＱ１２のコンダクタンスは比較的大
きく設定される。

なお、上記増幅用＜７）ＭＯＳＦＥＴＱＩ１は、ゲート
接地型ソース入力の増幅動作を行い、その出力信号をＣ
ＭＯＳインバータ回路によって構成されたセンスアンプ
ＳＡに伝える。そして、このセンスアンプＳＡの出力信
号は、データ出力バンファＤＯＢを介して上記外部端子
Ｉ１０から送出される。

タイミング制御回路Ｃ０ＮＴは、外部端子ＣＥ。

ＯＥ、ＰＧＭ及びｖｐｐに供給されるチップイネーブル
信号、アウトプットイネーブル信号、プログラム信号及
び書込み用高電圧に応じて、内部制御信号ｃｏ、ｗｅ、
ｓｃ及びＳ等のタイミング信号、及びアドレスデコーダ
に選択的に供給する読み出し用低電圧Ｖｃｃ／書き込み
用高電圧ｖｐｐ等を形成する０例えば、チップイネーブ
ル信号ＣＥがロウレベルで、アウトプットイネーブル信
号ＯＥがハイレベルで、プログラム信％ＰＧＭがロウレ
ベルなら、書き込みモードとされ、上記内部信号ｗｅは
ロウレベルにｃｅはハイレベルにされる。また、チップ
イネーブル信号ＣＢがロウレベルで、アウトプットイネ
ーブル信号ＯＥがロウレベルで、プログラム信号ＰＧＭ
がハイレベルでＶｌ）ｐが書込み用高電圧なら、ベリフ
ァイモードとされ、上記内部信号ｗｅと９ｅはハイレベ
ルにされる。さらに、チップイネーブル信号ＣＥがロウ
レベルで、アウトプットイネーブル信号ＯＥがロウレベ
ルで、プログラム信号ＰＧ、Ｍがハイレベルでｖｐｐが
読み出し用低電圧なら、読み出しモードとされ、上記内
部信号；τとｃｅはハイレベルにされる０以上の各動作
モードでは、制御信号Ｓはハイレベルにされる。したが
って、初段回路は、負荷ＭＯ３ＦＥＴＱ１２が動作状態
にされる。

これに対して、特に制限されないが、例えば、チップイ
ネーブル信号ＧＥがロウレベルで、アウトプットイネー
ブル信号ＯＥがロウレベルで、プログラム信号ＰＧＭが
ロウレベルなら、テストモードにされ、上記制御信号Ｓ
がロウレベルにされる。これによって、上記初段回路は
、負荷ＭＯ３ＦＥＴＱ１６が動作状態に、負荷ＭＯ３Ｆ
ＥＴＱ１２は非動作状態にされる。

特に制限されないが、上記同様なアドレッシングによっ
て、論理“０”書き込みが行われた１つのＦＡＭＯＳト
ランジスタを選択状態にしておいて、電源電圧Ｖｃｃを
上昇させることにより、ワード線の選択レベルを上昇さ
せる。上記ワード線の選択レベルが上記ＦＡＭＯ３）ラ
ンジスタのしいき値電圧に達すると、このＦＡＭＯ３Ｉ
−ランジスタはオン状態にされる。この場合、上記負荷
ＭＯ３ＦＥＴＱ１６は、そのコンダクタンスが上記高い
しいき値電圧を持つようにされたＦＡＭＯＳトランジス
タのコンダクタンスに比べて十分小さく設定されている
ので、上記ＦＡＭＯ３）ランジスタのオン状態とともに
センスアンプＳＡの入力ノードＡの電位はロウレベルに
切り換えられる。センスアンプＳＡは、そのロウレベル
を判定してデータ出カバソファＤＯＢを介して外部端子
Ｉ１０へ送出させる。これによって、上記ＦＡＭＯＳト
ランジスタのしきい値電圧、言い換えるならば、論理“
０”の書き込み深さをそのときの電源電圧Ｖｃｃから直
接的に判定することができる。

〔実施例２〕 第２図には、この発明の他の一実施例の要部回路図が示
されている。

この実施例では、ＦＡＭＯＳトランジスタの論理″０“
書き込み深さをより正確に判定できるようにするため、
ワード線の電位は、書き込み用の高電圧端子ｖｐｐから
の電位により設定できるようにするものである。すなわ
ち、第１図の実施例においては、電源電圧Ｖｃｃを上昇
させるものであるので、センスアンプＳＡのロジックス
レッショルド電圧そのものも、上記電源電圧Ｖｃｃの上
昇とともに上昇させられる。これのようなセンスアンプ
ＳＡのロジックスレッショルド電圧の変動によって、Ｆ
ＡＭＯ３）ランジスタのしきい値電圧の判定に微少な誤
差を生じさせる原因になる。

そこで、この実施例では、電源電圧Ｖｃｃを一定にして
おいて、ワード線の選択レベルのみを変化させるために
、書き込み用の高電圧ｖｐｐを利用する。すなわち、Ｘ
アドレスデコーダＸＤＣＲの出力部に設けられたレベル
変換回路に電源電圧Ｖｃｃと書き込み高電圧■ｐｐを選
択的に切り換えて供給する電圧切り換え回路Ｖｐｐ／Ｖ
ｃｃのＩ制御信号として、上記制御信号Ｓを加えるもの
である。この電圧切り換え回路Ｖ　ｐｐ／　Ｖ　ｃｃは
、上記制御信号Ｓと書き込み信号マτを受けるナンド（
ＮＡＮＤ）ゲートＧ２の出力信号により制御される。す
なわち、制御信号Ｓがロウレベルのテトスモードの時、
又は書き込み信号７丁がロウレベルの書き込み動作の時
には、そのナントゲート回路Ｇ２の出力信号がハイレベ
ルになって、次に説明するレベル変換回路に高電圧ｖｐ
ｐを供給する。

ＸアドレスデコーダＸＤＣＲを構成する単位回路は、例
えば、内部アドレス信号ａＯ〜ａＬと内部制御信号ｃｅ
を受けるナンド（ＮＡＮＤ）ゲート回路Ｇｌにより構成
される。このナントゲート回路Ｇ１の出力信号は、その
ゲートに電源電圧Ｖｃｃが定常的に供給されたＮチャン
ネル型のカットＭＯ３ＦＥＴＱ２０を介してＰチャンネ
ルＭＯ３ＦＥＴＱ２１とＮチャンネルＭＯ３ＦＥＴＱ２
２からなるＣＭＯＳインバータ回路の入力端子に供給さ
れる。上記ＣＭＯＳインバータ回路の入力端子と、その
動作電圧端子との間には、Ｐチャンネ／！／ＭＯ５ＦＥ
ＴＱ２３が設けられる。このＭＯ８ＦＥＴＱ２３のゲー
トは、上記ＣＭＯＳインバータ回路の出力端子、言い換
えるならば、ワード線Ｗ１に結合される。例えば、上記
電圧切り換え回路Ｖｐｐ／Ｖｃｃから高い電圧ｖｐｐが
送出される場合、ナントゲート回路Ｇ１の出力信号がロ
ウレベルなら、ＰチャンネルＭＯ３ＦＥＴＱ２１がオン
状態になって、ワード線Ｗ１を高電圧Ｖｌ）ｐに従った
選択レベルにさせる。この選択レベルによってＰチャン
ネルＭＯ３ＦＥＴＱ２３はオフ状態にされている。一方
、上記ナントゲート回路Ｇ１の出力信号がハイレベルな
ら、ＮチャンネルＭＯ３ＦＥＴＱ２２がオン状態になっ
て、ワード線Ｗ１を回路の接地電位のようなロウレベル
にさせる。このワード線Ｗｌのロウレベルを受けて、Ｐ
チャンネルＭＯＳＦＥＴＱ２３はオン状態にされる。こ
れによって、ＣＭＯＳインバータ回路の入力端子は高電
ＥＥＶｐｐのようなハイレベルにされるから、Ｐチャン
ネルＭＯ３ＦＥＴＱ２１はオフ状態にされる。

また、上記ＣＭＯＳインバータ回路の入力端子が上記の
ような高レベルにされるので、ＮチャンネルＭＯ３ＦＥ
ＴＱ２０はオフ状態にされる。これによフて、高電圧Ｖ
ＰＰからナントゲート回路Ｇ１の電源電圧Ｖｃｃへ向か
って直流電流が流れるのが防止できる。このような動作
によって、レベル変換回路は、電源電圧Ｖｃｃのような
比較的低いレベルの信号を高電圧ｖｐｐのような比較的
高いレベルに変換させるものである。なお、電圧切り換
え回路Ｖｐｐ／Ｖｃｃから電源電圧ＶＣＣが送出された
場合には、上記レベル変換回路は、単なるＣＭＯＳイン
バータ回路として動作する。

この実施例では、上記制御信号Ｓがロウレベルにされた
テストモードにおいて、レベル変換回路は、高電圧ｖｐ
ｐに従ってワード線の選択レベルを形成する。これによ
り、電源電圧ＶＣＣを一定にしておいて、ワード線の選
択レベルのみを高電圧■ｐｐに従って高くできる。

これにより、前記同様に、論理“０”書き込みが行われ
た１つのＦＡＭＯＳ）ランジスタを選択状態にしておい
て、高電圧ｖｐｐを上昇させることにより、ワード線の
選択レベルを上昇させる。上記ワード線の選択レベルが
上記ＦＡＭＯＳＩ−ランジスタのしいき値電圧に達する
と、このＦ　ＡＭＯＳトランジスタはオン状態にされる
。この場合、上記負荷ＭＯ５ＦＥＴＱＩ　６は、そのコ
ンダクタンスが上記高いしいき値電圧を持つようにされ
たＦＡＭＯＳ　）ランジスタのコンダクタンスに比べて
十分小さく設定されているので、上記ＦＡＭＯＳトラン
ジスタのオン状態とともにセンスアンプＳＡの入力ノー
ドＡの電位はロウレベルに切り換えられる。一定の？！
源電圧Ｖｃｃのもとで動作状態にされているセンスアン
プＳＡは、そのロウレベルを判定してデータ出力バヮフ
ァＤＯＢを介して外部端子Ｉ１０へ送出させる。これに
よう°Ｃ１上記ＦＡＭＯ３Ｉ−ランジスタのしきい値電
圧、言い換えるならば、論理“０′の書き込み深さをそ
のときの高電圧ｖｐｐから直接的に判定することができ
る。この場合、センスアンプＳＡのロジックスレッショ
ルド電圧を一定にできるから、より正確なしきい値電圧
の判定を行うことができる。

〔効　果〕

（１）不揮発性記憶素子に電流を供給する負荷手段をテ
ストモードの時に大きな抵抗値になるように切り換える
ことによって、不揮発性記憶素子のオン／オフ状態に従
って読み出し信号が得られる。これによつて、不揮発性
記憶素子に対する書き込み深さのモニターを行うことが
できるという効果が得られる。

（２）上記（１）により、半導体記憶素子の選別ないし
テスティングの高信頼性を実現できるという効果が得ら
れる。

（３）不揮発性記憶素子のコントロールゲートの電位を
書き込み用の電圧を利用して変化させることにより、読
み出し系回路を一定の電源電圧のもとで動作させること
ができる。これによって、不揮発性記憶素子のしきい値
電圧の判定に、読み出し系回路における電源依存性が悪
影響を及ぼすことがないから、より正確な書き込み深さ
の判定を行うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない。例えば、高抵抗値を持
つようにされた負荷ＭＯ３ＦＥＴＱＩ　６は、常時動作
状態にされるものであうでもよい。すなわち、ＭＯ３Ｆ
ＥＴＱＩ６は、そのゲートに定常的に回路の接地電位が
供給されるもの、あるいは高抵抗値を持つポリシリコン
を利用するものであってもよい。また、制御８信号Ｓは
、特定のアドレス端子の電位を電源電圧Ｖｃｃより高い
レベルにしたとき、ロウレベルにされるようにするもの
であってもよい。上記実施例の各回路は、Ｎチャンネル
ＭＯ５ＦＥＴ又はＰチャンネルＭＯＳ　Ｆ　ＥＴの一方
のみで構成するものであってもよい。さらに、センスア
ンプＳＡは、差動型のＭＯ３増幅回路により構成するも
のであってもよい。さらに複数ピントの信号を並列的に
書込み／読み出すＥＰＲＯＭ装置にあっては、上記第１
図のメモリアレイＭ−ＡＲＹとセンスアンブＳＡ及びデ
ータ出力バッファ及びデータ人力バッファ等を複数個設
けることによって構成できる。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＦＲＯＭ等の不揮発
性記憶素子により構成された半導体記憶装置に広く利用
でき、これらの記憶回路は、１チツプのマーｆクロコン
ピユータ等に内蔵されるものであってもよい。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、この発明の他の一実施例を示す要部回路図で
ある。

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従ってゲートに結合されるワード線の選
   択レベルに対して高いしきい値電圧又は低いしきい値電
   圧を持つようにされた不揮発性記憶素子がマトリックス
   配置されて構成されたメモリアレイと、このメモリアレ
   イにカラム選択回路を介して結合される共通データ線の
   電圧を増幅し、その負荷手段が所定の制御信号によって
   大きな抵抗値を持つように切り換えられる増幅回路とを
   含むことを特徴とする半導体記憶装置。 ２、上記負荷手段は、上記制御信号によって相補的に動
   作させられる比較的大きなコンダクタンス持つ第１のＭ
   ＯＳＦＥＴと、比較的小さなコンダクタンスを持つ第２
   のＭＯＳＦＥＴからなるものであることを特徴とする特
   許請求の範囲第１項記載の半導体記憶装置。 ３、上記不揮発性記憶素子は、ＦＡＭＯＳトランジスタ
   であり、ワード線の選択レベルは負荷手段が大きな抵抗
   値を持つようにされたとき書き込み用高電圧端子Ｖｐｐ
   の電圧に従った電位にされるものであることを特徴とす
   る特許請求の範囲第１又は第２項記載の半導体記憶装置
   。