JPH081758B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、FAMOS（フローティングゲート・アバランシェイン
ジェクション・絶縁ゲート電界効果トランジスタ）を記
憶素子（メモリセル）とするEPROM（エレクトリカリ・
プログラマブル・リード・オンリー・メモリ）装置に利
用して有効な技術に関するものである。

〔従来の技術〕

FAMOS（フローティング・アバランシュインジェクシ
ョンMOSFET）のような半導体素子を記憶素子（メモリセ
ル）とするEPROM装置が公知である（例えば、特開昭54-
152933号公報参照）。FAMOSトランジスタは、その書き
込み動作によって、ゲートに結合されるワード線の選択
レベルに対して高いしきい値電圧又は低いしきい値電圧
を持つようにされる。すなわち、FAMOSトランジスタ
は、その書き込みによって低いしきい値電圧から高いし
きい値電圧を持つようにされる。

〔発明が解決しようとする問題点〕

FAMOSトランジスタのコントロールゲートが結合され
たワード線の選択レベルは、動作電源電圧Vccの上昇と
ともに上昇する。このことを利用して書き込み量を判定
することができる。すなわち、スタティック型のセンス
アンプを用いた場合には、第２図に示すようにその判定
レベルVrが電源電圧Vccの上昇に追従して増大するた
め、電源電圧Vccを上昇させてワード線の電位が上記高
いしきい値電圧を越えるとFAMOSトランジスタがオフ状
態からオン状態に切り替わることによる読み出しレベル
の逆転から間接的に判定することができる。これにより
上記FAMOSトランジスタがオフ状態からオン状態に切り
替わる電源電圧Vcc（max）からFAMOSトランジスタの書
き込み情報量を判定することができる。しかしながら、
スタティック型のセンスアンプを用いた場合は、判定レ
ベルVrに対して、その読み出しハイレベルＨとロウレベ
ルＬの相互間での信号変化量が大きくなるため、その分
動作速度が遅くなってしまう。

そこで、読み出し動作の高速化のためにダイナミック
型のセンスアンプを用いることが考えられるが、この場
合には上記書き込み量の識別が不可能になってしまう。
なぜなら、ダイナミック型のセンスアンプは、第３図に
示すように、プリチャージレベルを選択されたFAMOSト
ランジスタの電流と、例えば低いしきい値電圧にされた
FAMOSトランジスタの約半分のコンダクタンスにされた
ダミーFAMOSトランジスタの電流によってディスチャー
ジさせて、その差電圧を増幅するものである。このた
め、第４図に示したように動作電圧を高くした場合、高
いしきい値電圧を持つようにされたFAMOSトランジスタ
のオン状態によって読み出しハイレベルＨも低下する
が、上記電圧上昇分に従ってダミーFAMOSトランジスタ
の電流も増加するため、上記スタティック型のセンスア
ンプを用いたように、動作電圧Vccの上昇によりハイレ
ベルの読み出しレベルがロウレベルと判定されることが
ない。これによって、ダイナミック型センスアンプを用
いると、高速動作化が図られる反面、書き込み情報量
（書き込み深さ）の測定ができなくなってしまうため、
信頼性の点で問題が生じる。

この発明の目的は、動作の高速化と信頼性の向上を図
った半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
記憶情報に従ってコントロールゲートが結合されるワー
ド線の選択レベルにに対して高いしきい値電圧又は低い
しきい値電圧を持つようにされた記憶素子が複数のワー
ド線と複数のデータ線との交点にマトリックス配置され
てなるメモリアレイの読み出し動作を行うセンスアンプ
として、データリテンション評価において動作状態にさ
れ、動作電源電圧の設定によりワード線の選択レベルを
高くして上記高いしきい値電圧を持つようにされたメモ
リセルにメモリ電流が流れることを、上記共通データ線
及びカラムスイッチを介して上記メモリ電流供給を行う
負荷MOSFET及びそれと直列接続されてゲート接地ソース
入力増幅MOSFETから増幅回路及びかかる増幅回路の出力
電圧が一方の入力に伝えられ、他方の入力に上記高いし
きい値電圧を持つようにされた記憶素子の約半分のコン
ダクタンスを持つようにされたダミーセルにより電源電
圧を分圧して形成された基準電圧が他方の入力に伝えら
れる差動増幅回路を用いて判別するスタティック型セン
スアンプと、読み出し動作において動作状態にされ、上
記共通データ線に与えられたプリチャージ電圧が同様に
プリチャージされた電圧が上記ダミーセルを通してディ
スチャージされることにより形成された基準電圧により
判定する上記差動増幅回路を用いてなるダイナミック型
センスアンプとを設ける。

〔作用〕

上記した手段によれば、通常の読み出し動作のときに
は、ダイナミック型のセンスアンプを動作状態にして高
速読み出しを行うことができ、データリテンション評価
においては、スタティック型のセンスアンプを動作させ
てその書き込み深さを判定することができる。

〔実施例〕

第１図には、この発明をEPROM装置に適用した場合の
メモリアレイ部の一実施例の回路図が示されている。同
図の各回路素子は、特に制限されないが、公知のCMOS
（相補型MOS）集積回路の製造技術によって、１個の単
結晶シリコンのような半導体基板上において形成され
る。

特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＰチャンネルMOSFETは、上記半導体基板表面に形
成されたＮ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＮチャンネル
MOSFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。

特に制限されないが、この実施例のEPROM装置は、図
示しない外部端子から供給されるX,Yアドレス信号（図
示せず）を受けるアドレスバッファを通して形成された
相補アドレス信号がアドレスデコーダDCRに供給され
る。同図では、アドレスバッファとアドレスデコーダと
が同じ回路ブロックXADB・DCR,YADB・DCRとしてそれぞ
れ示されている。特に制限されないが、上記アドレスバ
ッファXADB,YADBは、内部チップ選択信号ceにより活性
化され、外部端子からのアドレス信号を取り込み、外部
端子から供給されたアドレス信号と同相の内部アドレス
信号と逆相のアドレス信号とからなる相補アドレス信号
を形成する。

アドレスデコーダDCR（Ｘ）は、その相補アドレス信
号に従ったメモリアレイＭ−ARYのワード線Ｗの選択信
号を形成する。

アドレスデコーダDCR（Ｙ）は、その相補アドレス信
号に従ったメモリアレイＭ−ARYのデータ線Ｄの選択信
号を形成する。

上記メモリアレイＭ−ARYは、代表として示されてい
る複数のFAMOSトランジスタ（不揮発性メモリ素子・・M
OSFETQ1〜Q6）と、ワード線W1,W2及びデータ線D1〜Dnと
により構成されている。メモリアレイＭ−ARYにおい
て、同じ行に配置されたFAMOSトランジスタQ1〜Q3（Q4
〜Q6）のコントロールゲートは、それぞれ対応するワー
ド線W1（W2）に接続され、同じ列に配置されたFAMOSト
ランジスタQ1,Q4〜Q3,Q6のドレインは、それぞれ対応す
るデータ線D1〜Dnに接続されている。上記FAMOSトラン
ジスタの共通ソース線CSは、特に制限されないが、接地
されている。

上記各データ線D1〜Dnは、上記アドレスデコーダDCR
（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチMOSFETQ7〜Q9を介して、共通データ
線CDに接続される。共通データ線CDには、外部端子I/O
から入力される書込み信号を受ける書込み用のデータ入
力回路DIBの出力端子が接続される。以上の各MOSFET
は、ＮチャンネルMOSFETにより構成されている。

上記共通データ線CDには、次の２つのセンスアンプが
設けられる。その１つは、データリテンション評価のた
めに用いられるスタティック型のセンスアンプであり、
次の各回路素子により構成される。また、上記共通デー
タ線CDには、後述するダイナミック方式による読み出し
動作を実現するため、プリチャージMOSFETQ16が設けら
れる。このMOSFETQ16のゲートには、反転の動作モード
信号▲▼とプリチャージ信号φｐの論理積信号（▲
▼・φｐ）が供給される。これにより、後述するよ
うなダイナミック方式による読み出し動作の時にのみ、
上記プリチャージMOSFETQ16は、上記プリチャージ信号
φｐに従ってオン状態となり、共通データ線CDのプリチ
ャージ動作を行う。

上記共通データ線CDには、動作モード信号uhによって
制御されるＮチャンネル型のスイッチMOSFETQ25を介し
てそのソースが接続されたＮチャンネル型の増幅MOSFET
Q11が設けられる。この増幅MOSFETQ11のドレインと電源
電圧端子Vccとの間には、Ｐチャンネル型の負荷MOSFETQ
12が設けられる。上記負荷MOSFETQ12は、読み出し動作
のために共通データ線CDにプリチャージ電流を流すよう
な動作を行う。

上記増幅MOSFETQ11の感度を高くするため、上記スイ
ッチMOSFETQ25を介した共通データ線CDの電圧は、Ｎチ
ャンネル型の駆動MOSFETQ13とＰチャンネル型の負荷MOS
FETQ14とからなる反転増幅回路の入力である駆動MOSFET
Q13のゲートに供給される。この反転増幅回路の出力電
圧は、上記増幅MOSFETQ11のゲートに供給される。さら
に、センスアンプの非動作期間での無駄な電流消費を防
止するため、上記増幅MOSFETQ11のゲートと回路の接地
電位点との間には、ＮチャンネルMOSFETQ15が設けられ
る。このMOSFETQ15と上記ＰチャンネルMOSFETQ14のゲー
トは、共通にセンスアンプの動作タイミング制御信号▲
▼が供給される。

データリテンション評価モードにおいて、センスアンプ
動作タイミング信号▲▼はロウレベルにされ、MOSF
ETQ14はオン状態に、MOSFETQ15はオフ状態にされる。そ
して、アドレスデコーダＸ−DCR,Y−DCRによって選択さ
れたメモリセルは、書込みデータに従って、ワード線選
択レベルに対して高いしきい値電圧か又は低いしきい値
電圧を持つものである。

選択されたメモリセルがワード線選択レベルにかかわ
らずにオフ状態にされている場合、共通データ線CDは、
MOSFETQ12とQ11からの電流供給によって比較的ハイレベ
ルにされる。一方、選択されたメモリセルがワード線選
択レベルによってオン状態にされている場合、共通デー
タ線CDは比較的ロウレベルにされる。

なお、上記増幅用のMOSFETQ11は、ゲート接地型ソー
ス入力の増幅動作を行い、その出力信号を上記制御信号
uhによって制御されるＮチャンネル型のスイッチMOSFET
Q26を介して次の差動増幅回路に伝えられる。

通常の読み出し動作のために用いられる他の１つは、
ダイナミック型のセンスアンプであり、次の各回路素子
により構成される。

共通データ線CDの信号は、上記動作モード信号uhの反
転信号▲▼によって制御されるＮチャンネル型のス
イッチMOSFETQ22を介して差動MOSFETQ17のゲート電極に
供給される。この差動MOSFETQ17と対をなす差動MOSFETQ
18のゲートには、直列形態にされたダミーFAMOSトラン
ジスタQd1とQd2及びダミーのカラムスイッチMOSFETQ23
と、プリチャージMOSFETQ24から構成される基準電圧発
生回路に結合される。すなわち、上記MOSFETQ18のゲー
トには、MOSFETQ24とQ23の接続点から得られる基準電圧
Vrが供給される。この実施例では、上記差動MOSFETQ17,
Q18をスタティックモードでの読み出し動作の時に、ス
タティック型の差動増幅動作を行わせるようにするた
め、上記プリチャージMOSFETQ24のゲートには、プリチ
ャージ信号φｐと上記動作モード信号uhの論理和信号
（uh＋φｐ）が供給される。

上記差動MOSFETQ17とQ18の共通ソースと回路の接地電
位点との間には、その動作タイミングを制御するパワー
スイッチMOSFETQ19が設けられる。このパワースイッチM
OSFETQ19のゲートには、センスアンプ動作タイミング信
号sacが供給される。

また、上記差動MOSFETQ17とQ18のドレインには、特に
制限されないが、電流ミラー形態にされたＰチャンネル
MOSFETQ20とQ21がアクティブ負荷回路として設けられる
ものである。

この差動増幅回路の出力信号は、データ出力回路DOB
を介して上記外部端子I/Oから送出される。

制御回路CONTは、外部端子▲▼，▲▼，▲
▼及びVppに供給されるチップイネーブル信号，ア
ウトプットイネーブル信号，プログラム信号及び書込み
用高電圧と、特に制限されないが、内部で作成したATD
（アドレス信号変化検出）信号に応じて、内部制御信号
ce,▲▼，▲▼,sac,uh,▲▼及びφｐ等の
タイミング信号、及びアドレスデコーダに選択的に供給
する読み出し用低電圧Vcc/書き込み用高電圧Vpp等を形
成する。例えば、チップイネーブル信号▲▼がロウ
レベルで、アウトプットイネーブル信号▲▼がハイ
レベルで、プログラム信号▲▼がロウレベルな
ら、書き込みモードとされ、上記内部信号▲▼はロ
ウレベルにceはハイレベルにされる。そして、アドレス
デコーダ回路XDCR,YDCR及びデータ入力回路DIBには、そ
の高電圧Vppが供給される。

また、チップイネーブル信号▲▼がロウレベル
で、アウトプットイネーブル信号▲▼がロウレベル
で、プログラム信号▲▼がハイレベルでVppが書
込み用高電圧なら、ベリファイモードとされ、上記内部
信号▲▼とceはハイレベルにされる。このベリファ
イモードでは、各回路XDCR,YDCR及びDIBには、その動作
電圧が上記高電圧Vppから電源電圧Vccのように切り換え
られて供給される。

さらに、チップイネーブル信号▲▼がロウレベル
で、アウトプットイネーブル信号▲▼がロウレベル
で、プログラム信号▲▼がハイレベルでVppが読
み出し用低電圧（Vccと同じレベル）なら、読み出しモ
ードとされ、上記内部信号▲▼とceはハイレベルに
される。

また、制御回路CONTは、電源電圧Vccが約6V以上の高
い電圧か否かを識別する電圧検出回路を含み、上記電源
電圧Vccが上記電圧より低い場合には、上記反転の▲
▼信号をハイレベルに非反転のuh信号をロウレベルに
し、高い場合には上記反転の▲▼信号をロウレベル
に、非反転のuh信号をハイレベルにするとともに、上記
信号▲▼をロウレベルにする。

通常の読み出し動作においては、電源電圧Vccが上述
のような高い電圧にされる事はないから、上記反転の▲
▼信号のハイレベルによってMOSFETQ22がオン状態
に、非反転のuh信号のロウレベルによってMOSFETQ25お
よびQ26がオフ状態にされる。また、上記信号▲▼
がハイレベルにされるため、上記スタティック型のセン
スアンプは非動作状態に置かれる。

この状態においては、メモリセルの読み出しに先立っ
て、プリチャージ信号φｐに従って共通データ線CDと基
準電圧発生回路にプリチャージがなされる。そして、選
択されたFAMOSトランジスタがオフ状態なら、共通デー
タ線の電位はハイレベルにとどまり、オン状態ならロウ
レベルにディスチャージされる。これに同期して、上記
基準電圧発生回路の基準電圧Vrは、ダミーFAMOSトラン
ジスタQd1,Qd2によりディスチャージがなされる。上記
２つの電位差は差動MOSFETQ17、Q18の増幅動作により増
幅され、データ出力回路DOBに伝えられる。

上記FAMOSトランジスタの書き込み量の評価を行うと
き、電源電圧Vccは、約6V以上のような高い電圧にされ
る。これに応じて、上記反転の▲▼信号がロウレベ
ルに、非反転のuh信号がハイレベルにされる。これによ
ってスイッチMOSFETQ22がオフ状態に、スイッチMOSFETQ
25とQ26がオン状態にされる。また、上記反転の▲
▼信号のロウレベルによって、共通データ線CDに設けら
れたプリチャージMOSFETQ16はオフ状態にされる。これ
に対して、基準電圧発生回路のプリチャージMOSFETQ24
は、上記非反転のuh信号のハイレベルによってオン状態
のままにされる。これにより、基準電圧Vrは、上記MOSF
ETQ24とMOSFETQ23ないしダミーFAMOSトランジスタのコ
ンダクタンス比に従った電圧にされる。

したがって、共通データ線CDの電位は、上記ぞMOSFET
Q11、負荷MOSFETQ13と選択されたFAMOSトランジスタの
コンダクタンス比に従ってレベルにされ、それが増幅さ
れて上記差動増幅回路に伝えられる。この場合、上記共
通データ線CDの電位は、上記電源電圧Vccの上昇に伴い
ワード線の選択レベルの上昇により、書き込み動作によ
って高いしきい値電圧を持つようにされたFAMOSトラン
ジスタをオン状態にさせる。これにより共通データ線CD
の電位は上記高くされた電源電圧Vccの供給によってロ
ウレベルに低下する。このような電源電圧Vccの上昇に
伴い、上記差動増幅回路の出力が逆転したときの電源電
圧Vccから、FAMOSトランジスタの書き込み深さ、言い換
えるならば、高くされたしきい値電圧を判定することが
できる。

上記した実施例から得られる作用効果は、以下の通り
である。すなわち、 （１）スタティック方式のセンスアンプとダイナミック
方式のセンスアンプを設けて、通常の読み出し動作の時
に、ダイナミック方式でのセンス動作を行わせることに
よって高速読み出しが可能になり、書き込み評価のとき
にはスタティック方式のセンス動作によって書き込み量
を判定することができるという効果が得られる。

（２）差動増幅回路の基準電圧発生回路のプリチャージ
MOSFETをスタティック方式のセンス動作の時に定常的に
オン状態にして負荷MOSFETとして動作させることによ
り、ダイナミック方式とスタティック方式の両動作に利
用できる。これによって、上記２つの機能を持たせつ
つ、回路の簡素化を図ることができるという効果が得ら
れる。

（３）電源電圧Vccの電圧レベルを検出して、上記スタ
ティック方式とダイナミック方式のセンス動作を切り換
えることによって、外部端子数を増加させることなく、
自動的に通常読み出しと、書き込み評価を行うことがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、増幅MOSFETQ11の出力信号をCMOSインバータ回路
に供給して、そのロジックスレッショルド電圧を利用し
て、ハイレベル／ロウレベルの判定を行うものとてもよ
い。この場合には、上記CMOSインバータ回路の出力信号
を前記信号uhに従ってって選択的に上記データ出力回路
DOBに伝えるようにすればよい。また、上記センス方式
の切り換えは、外部端子から供給される制御信号の組み
合わせから形成するもの、あるいは独立した制御用端子
を設けるものとしてもよい。

さらに、複数ビットからなる記憶データを並列的に書
込み／読み出すEPROM装置にあっては、上記第１図のメ
モリアレイＭ−ARYとセンスアンプ及びデータ出力バッ
ファ及びデータ入力バッファ等を複数個設けることによ
って構成できる。

以上の説明では主として本願発明者によってなされた
発明をその背景となった技術分野であるEPROM装置に適
用した場合について説明したが、それに限定されるもの
ではなく、その記憶情報に従った比較的高いしきい値電
圧又は低いしきい値電圧を持つようにされた記憶素子を
用いたもの、例えばマスクROM、MNOS（メタル・ナイト
ライド・オキサイド・セミコンダクタ）のような記憶素
子を用いたEEPROM等の半導体記憶装置にも同様に利用で
き、これらの記憶回路は、１チップのマイクロコンピュ
ータ等のディジタル集積回路に内蔵されるものであって
もよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、スタティック方式とダイナミック方式の
２つのセンスアンプを設けて、ダイナミック方式により
通常読み出しの高速化を実現でき、スタティック方式に
より書き込み量の評価を行うことができる。

【図面の簡単な説明】

第１図は、この発明が適用されたEPROM装置の一実施例
を示す回路図、 第２図は、スタティック方式によるセンス動作を説明す
るための電圧特性図、 第３図は、通常動作電圧のもとでのダイナミック方式に
よるセンスアンプの動作を説明するための動作波形図 第４図は、高電圧動作のもとでのダイナミック方式によ
るセンスアンプの動作を説明するための動作波形図であ
る。 XADB・DCR,YADB・DCR……アドレスバッファ・アドレス
デコーダ、Ｍ−ARY……メモリアレイ、DIB……データ入
力回路、DOB……データ出力回路、CONT……制御回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−71898（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶情報に従ってコントロールゲートが結
   合されるワード線の選択レベルに対して高いしきい値電
   圧又は低いしきい値電圧を持つようにされた記憶素子が
   複数のワード線と複数のデータ線との交点にマトリック
   ス配置されてなるメモリアレイと、 上記メモリアレイの選択されたデータ線を共通データ線
   に接続させるカラムスイッチ回路と、 上記共通データ線に対してメモリ電流の供給を行う負荷
   MOSFET及びそれと直列接続されたゲート接地型ソース入
   力増幅MOSFETを持つ増幅回路からなる第１センスアンプ
   と、 一方の入力端子に入力信号が伝えられ、他方の入力端子
   に基準電圧が伝えられる差動増幅回路からなる第２セン
   スアンプと、 上記高いしきい値電圧を持つようにされた記憶素子の約
   半分のコンダクタンスを持つようにされたダミーセルと
   プリチャージ又は負荷として選択的に動作させられるMO
   SFETとが直列接続されて上記基準電圧を形成する基準電
   圧発生回路と、 上記第１センスアンプの入力端子を共通データに接続
   し、かかる第１センスアンプの出力端子を上記第２セン
   スアンプの一方の入力端子に接続する第１のスイッチ回
   路と、 上記共通データ線と上記第２センスアンプの一方の入力
   端子とを接続する第２のスイッチ回路と 上記共通データ線にプリチャージ電圧を供給するプリチ
   ャージMOSFETとを備え、 ワード線の選択レベルが上記高いしきい値電圧に対して
   高くなるような電源電圧にされてなるデータリテンショ
   ン評価において、上記第１のスイッチ回路をオン状態に
   させ、上記第１センスアンプと上記第２センスアンプと
   によりスタティック型センス動作を行わせ、 ワード線の選択レベルが上記高いしきい値電圧より低く
   なるような電源電圧にされてなる通常の動作において、
   上記第２のスイッチ回路をオン状態にするとともに、上
   記プリチャージMOSFETにより共通データ線をプリチャー
   ジし、かかるプリチャージの後に上記共通データ線が選
   択されたメモリセルを通してディスチャージされるか否
   かを上記基準電圧発生回路のダミーセルを通したディス
   チージ動作によって形成された基準電圧を用いて上記第
   ２センスアンプにより判定してなるダイナミック型セン
   ス動作を行わせることを特徴とする半導体記憶装置。