JPS62223898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は、半導体記憶装置に関するものであり、たと
えば、ＦＡＭＯ３（フローティングゲート・アバランシ
ェインジェクション・ＭＯＳ）　を記憶素子（メモリセ
ル）とするＥＰＲＯＭ　（イレイザプル＆プログラマブ
ル・リード・オンリー・メモリ）に利用して有効な技術
に関するものである。

〔従来の技術〕

ＦＡＭＯＳトランジスタを記憶素子とするＥＰＲＯＭに
ついては、たとえば特開昭５４−１５２９３３号公報等
により公知である。ＦＡＭＯＳトランジスタは、その書
き込みが行われない通常の状態を論理“１”とし、その
ゲートが結合されるワード線の選択レベルより低いしき
い値電圧を持つようにされる。また、書込みが行われた
状態を論理“０”とし、そのゲートが結合されるワード
線の選択レベルより高いしきい値電圧を持つようにされ
る。

このようなＥ　Ｐ　ＲＯＭでは、書込みを終了した後へ
りファイモードとし、書込みを行ったメモリセルの読み
田し動作を電源電圧を比較的高くした状態で行い、書込
みによるしきい値電圧の変化の程度をｌＪ１認すること
が行われる。

ＥＰＲＯＭのベリファイモードについては、たとえば１
９８３年９月、■日立製作所発行の「日立ＩＣメモリデ
ークブソクＪの３８２頁〜３８５頁に記載されている。

〔発明が解決しようとする問題点〕

第３図には、先に本願発明者等が開発したＥＰＲＯＭの
要部回路図が示されている。Ｆ　ＡＭＯＳトランジスタ
Ｑ１は、ワード線ＷｌおよびＹゲート　（カラムスイッ
チ）ＹＧのＭＯ３ＦＥ’ｌ’Ｑ７により選択され、デー
タ入カバフファＤＩＢから、共通データ線ＣＤおよびデ
ータ線ＤＩを介して、書込み用の高電圧を供給される。

また、書込み後に同一アクセスサイクル内に行われるベ
リファイモードにおいて、書込みが行われたメモリセル
からの読み出し電圧は、ＭＯ３ＦＥＴＱＩ　５を介して
センスアンプＳＡに送られ、データ出力バノファＤＯＢ
を経て外部に出力される。

このようなＥＰＲＯＭには、次に示す問題点があること
が本発明者等によって明らかになった。

すなわち、メモリアレイの各データ線は、第３図に示す
ように、浮遊容量Ｃｆを持つため、高電圧によるメモリ
セル・＼の書き込みにより、この′：＄遊容量Ｃｆが高
い電圧にチャージアンプされる。書込みが終了すると、
浮遊容量Ｃｆの電荷はリーク電流等により放電されるが
、書込み直後のベリファイモードが開始される時点でも
ほとんどの電荷が残っている。この残留電荷による高電
位は、ベリファイモードにおいて、メモリセルにおける
不充分な書込みを識別できない方向に作用する。すなわ
ち、書き込みが行われたＦＡＭＯ３トランジスタに十分
な書き込み（フローティングゲートへの十分な電荷注入
）が行われなかった場合、上記ベリファイモードにおい
ていオフ状態にされるべきＦＡＭＯＳトランジスタがウ
ィークリイに（召い）オン状態にされる。、しかしなが
ら、上記残留電荷が存在すると、上記ＦＡＭＯＳトラン
ジスタに流れる電流の大半が上記残留電荷の放電に費や
されてしまい、センスアンプＳＡからＦ　ＡＭＯＳトラ
ンジスタに対する電流供給が行われない。これによって
、センスアンプＳＡは、上記ＦＡＭＯＳトランジスタを
オフ状態と判定する出力信号を形成してしまう。これに
よって、正確なＥＰＲＯＭのベリファイモードが行われ
なくなり、製品の信頼性を低下させる原因となる。

この発明の目的は、ベリファイモードにおいて正確な読
み出し試験動作を行うＥＰＲＯＭ等の半導体記憶装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
データ線または共通データ線に、書込み動作を終了して
からベリファイモードが開始されるまでの間にデータ線
の浮遊容量に貯えられた電荷を放電させる放電回路を設
けるものである。

〔作　　用〕

上記した手段によれば、高電圧によるメモリセルの書込
みが終了してからベリファイモードを開始するまでの間
に、高電圧によるメモリセルへの書込みによってデータ
線の浮遊容量に貯えられた電荷が放電されるため、その
ベリファイモードにより正確な記憶情報の読み出し確認
を行うことができる。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭのメモリ
アレイおよびその周辺部の一実施例の回路図が示されて
いる。特に制限されないが、同図の各回路素子は、公知
のＣＭＯ３（相補型ＭＯ３）集積回路の製造技術によっ
て、１個の単結晶シリコンのような半導体基板上におい
て形成される。

同図において、チャンネル（バックゲート）部に矢印が
付加されたＭＯＳＦＥＴはＰチャンネル型であり、矢印
の付加されないＮチャンネルＭＯＳＦＥＴと区別される
。

特に制限されないが、集積回路は単結晶Ｐ型シリコンか
らなる半導体基板上に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、このような半導体基板表面に形成された
ソース領域、ドレイン領域およびソース領域とドレイン
領域との間の半導体基板表面に薄い厚さのゲート絶縁膜
を介して形成されたポリシリコンからなるようなゲート
電極から構成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは
、上記半導体基板表面に形成されたＮ型ウェル領域に形
成される。これによって、半導体基板は、その上に形成
された複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲ
ートを構成する。Ｉ・型ウェル領域は、その上に形成さ
れたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する
。ＰチャンネルＭＯＳＦＥＴの基板ゲートすなわちＮ型
ウェル領域は、第１図の電源端子Ｖｃｃに結合される。

第１図において、外部端子から供給されるＸアドレス信
号ＡＸＯ〜ＡＸｉは、ＸアドレスバッファＸＡＤＢに入
力される。ＸアドレスバッファＸＡＤＢは、内部タイミ
ング信号ｃｅにより、外部端子に供給されるＸアドレス
信号を取り込み、そのアドレス信号と同相の内部アドレ
ス信号と逆相の内部アドレス信号とからなる相補アドレ
ス信号を形成し、ＸアドレスデコーダＸＤＣＲに供給す
る。アドレスデコーダＸＤＣＲは、Ｘアドレスバッファ
ＸＡＤＨから供給される相補アドレス信号をデコードし
、メモリアレイＭ−ＡＲＹのワード線を選択するための
選択信号を形成する。

一方、外部端子から供給されるＹアドレス信号ＡＹＯ〜
ＡＹｊは、ＹアドレスバッファＹＡＤＢに入力される。

ＹアドレスバッファＹＡＤＢは、内部タイミング信号ｃ
ｅにより、外部端子に供給されるＹアドレス信号ＡＹＯ
〜ＡＹｊを取り込み、その相補アドレス信号を形成し、
ＹアドレスデコーダＹＤＣＲに供給する。Ｙアドレスデ
コーダＹＤＣＲは、ＹアドレスバッファＹＡＤＢから供
給される相補アドレス信号をデコードし、Ｙゲート（カ
ラムスイッチ）ＹＧがメモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号ＹＯ〜Ｙｎを形成する。

第１図では、アドレスバッファとアドレスデコーダとが
一つの回路プロ・ツクとされ、それぞれＸＡＤＢ　−Ｄ
ＣＲおよびＹＡＤＢ　−ＤＣＲとして示されている。

この実施例のＥ　Ｆ　ＲＯＭでは、８ビット単位でデー
タの書込みあるいは読み出しが行われるが、第１図には
、その１ビット分のメモリアレイＭ−ＡＲＹ、データ人
カバソファＤＩＢおよびデータ出力バッファＤＯＢ等が
示されている。

メモリアレイＭ−ＡＲＹは、代表として示されている複
数のＦＡＭＯＳ　）ランジスタ（不揮発性メモリ素子・
Ｑ１〜Ｑ６）と、ワード線Ｗ１〜Ｗｍおよびデータ線Ｄ
１〜Ｄｎとにより構成される。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
ＦＡＭＯ３Ｉ−ランジスタＱ１〜Ｑ３およびＱ４〜Ｑ６
のコントロールゲートは、それぞれ対応するワード線Ｗ
１およびＷ２に接続され、同じ列に配置されたＦＡＭＯ
ＳトランジスタＱ１・Ｑ４〜Ｑ３・Ｑ６のドレインは、
それぞれ対応するデータ線Ｄ１〜Ｄｎに接続される。上
記ＦＡＭＯＳトランジスタの共通ソース線Ｃ３は、特に
制限されないが、そのゲートに書込み用内部タイミング
信号賃を受けるディプレッション型ＭＯ５ＦＥＴＱＩＯ
を介して接地される。このＭＯ３ＦＥＴＱＩＯは、書き
込み時において、上記内部タイミング信号；１のロウレ
ベルによってそのコンダクタンスが比較的小さくされる
。これにより、共通ソース線ＣＳの電位は比較的高い電
位となり、相対的にＦＡＭＯ５Ｉ−ランジスタのしきい
値電圧が比較的高くされる。したがって、書込み動作時
においてデータ線に書込み用の高電圧が供給された場合
でも、非選択状態のワード線に接続されるＦＡＭＯ３Ｉ
−ランジスタに流れるリーク電流を小さくすることがで
きる。これによって、外部端子から供給される書き込み
電流は選択されたＦＡＭＯＳトランジスタにのみ供給さ
れるので、効率的な書き込み動作を行うことができる。

なお、読み出し動作時においては、上記内部タイミング
信号ＷτのハイレベルによってＭＯ３ＦＥＴＱＩ　Ｏの
コンダクタンスは比較的大きくされるため、読み出し動
作が高速に行われる。

上記各データ線Ｄ１〜Ｄｎは、上記Ｙアドレスデコーダ
ＹＤＣＲによって形成されたＹゲート選択信号Ｙ１〜Ｙ
ｎを受けるＹゲートＹＧのスイッチＭＯ３ＦＥＴＱ７〜
Ｑ９峙を介して、１本の共通データ線ＣＤに接続され７
）。

この共通データ線ＣＤには、外部端子Ｄｏから入力され
る書込み信号を受けるデータ人力バッファＤＩＢが接続
される。データ人力バッファＤｒＢは、タイミング制御
回路ＣＴＬから供給される内部タイミング信号ｗｅによ
って書込み動作モードにおいて動作状態とされ、外部端
子ＤＯから入力される書込みデータを所定の書込みレベ
ルとして共通データ線ＣＤに供給する。

また、共通データ線ＣＤには、データ線のメモリセルか
らの読み出し信号を増幅するセンスアンプＳＡが設けら
れる。このセンスアンプＳＡの出力信号は、データ出力
バッファＤＯＢを介して外部端子ＤＯから送出される。

データ出力バッファＤＯＢは、タイミング制御回路ＣＴ
Ｌから供給される内部タイミング信号Ｏｅによって、読
み出し動作あるいは書込み後のベリファイモードに動作
状態とされる。

上記データ人力バッファＤＩＢとセンスアンプＳＡとの
間には、ＮチャンネルＭＯ３ＦＥＴＱＩ５が設けられる
。このＭＯ３ＦＥＴＱ１５のゲートには、ＣＭｏ５ナン
ド（ＮＡＮＤ）ゲート回路Ｇ１の出力信号が供給される
。ナントゲート回路Ｇ１は、そのゲートにタイミング制
御回路ＣＴＬから内部タイミング信号ｗ６を受けるＰチ
ャンネルＭＯ３ＦＥＴＱＩ　１およびＮチャンネルＭＯ
３ＦＥＴＱ１３と、そのゲートにタイミング制御回路Ｃ
ＴＬから内部タイミング信号Ｖｒの反転信号ｖ下を受け
るＰチャンネルＭＯ５ＦＥＴＱＩ　２およびＮチャンネ
ルＭＯ５ＦＥＴＱＩ　４とにより構成される。内部タイ
ミング信号ｗｅは、書込み動作モードにおいてハイレベ
ルとされる。また、内部タイミング信号ｖｒ、ｖフは、
外部から供給されるプログラム信号（ＰＧＭ）の反転信
号と、プログラム信号の遅延回路ＤＬによる遅延信号と
を、ノア（ＮＯＲ）ゲー）ＮＯＧに入力し、そのノアゲ
ー１−ＮＯＧの出力信号をインバータ回路Ｎ３およびＮ
４で反転してそれぞれ、τ１成される。すなわち、内部
タイミング信号ｗｅが口・・レベルとなる読み出し動作
あるいは書込み後のベリファイモードの時、もしくはプ
ログラム信号ＰＧＭがハイレベルとなる書込み動作が終
了してロウレベルとなった後で、遅延回路ＤＬの遅延時
間ｔｄだけ内部タイミング信号ｖｒがハイレベルとなる
時、ＭＯ５ＦＥＴＱＩ　５のゲート電位がハイレベルと
なり・センスアンプＳＡおよびデータ出力バッファＤＯ
Ｂが共通データ線ＣＤに接続される。

この実施例では、信頼性の高いベリファイモードを実現
するため、センスアンプＳＡの入力端子と回路の接地電
位との間には、ＮチャンネルＭＯ３ＦＥＴＱ１６が設け
られる。このＭＯＳ　Ｆ　ＥＴＱ１６のゲートには、上
述の内部タイミング信号ｖｒが供給される。これにより
、ＭＯ５ＦＥＴＱ１６は内部タイミング信号ｖｒがハイ
レベルの間、すなわちメモリセルへの書込みが終了した
直後に遅延回路の遅延時間ｔｄの間、オン状態となり、
共通データ線ＣＤを介してデータ線Ｄ１の浮遊容量ｃｒ
の電荷を放電する。

タイミング制御回路ＣＴＬは、外部端子ＣＥ。

ＯＢ、ＰＧＭおよびＶｌ）Ｐに供給されるチップイネー
ブル信号面、アウトプットイネーブル信号百１、プログ
ラム信号ＰＧＭおよび書込み用高電圧ｖｐｐを受けて、
動作モードを識別し、内部タイミング信号ｃｅ、ｗｅ、
ｏｅ等や、アドレスデコーダおよびデータ人力バッファ
ＤＩＨに選択的に供給される読み出し用低電圧Ｖｃｃ／
書き込み用高電圧ｖｐｐ等を形成する。たとえば、チソ
プイネーブル信号面がロウレベルで、アウトプットイネ
ーブル信号σ１がハイレベル、またプログラム信号「テ
隔がロウレベルであれば、書込み動作（プログラム）モ
ードと識別し、上記内部タイミング信号ｃｅおよびｗｅ
をハイレベルとし、ｗｅの反転信号ＷτおよびＯｅがロ
ーレベルとされる。また、アドレスデコーダ回路ＸＤＣ
Ｆ２．ＹＤＣＲおよびデータ入力バッファＤＩＢには書
込み用高電圧Ｖｐｐが供給される。

一方、チップイネーブル信号σ１がロウレベルで、アウ
トプットイネーブル信号σ丁がロウレベル、プログラム
信号「σ習がハイレベル、またＶｐｐが書込み用高電圧
なら、ベリファイモードと識別し、上記内部タイミング
信号ｃｅ、ｏｅおよびｗｅの反転信号Ｗτがハイレベル
にされる。このベリファイモードでは、ＸＤＣＲ，ＹＤ
ＣＲおよびＤＩＢには、その動作電圧が上記高電圧ＶＰ
Ｉ）から比較的低い電圧とされた電源電圧Ｖｃｃに切り
換えられて供給される。

さらに、チップイネーブル信号ＣＥがロウレベルの時、
アウトプットイネーブル信号面がロウＬ／へ／Ｌ／、７
’　ロクラム信号「σ霧がハイレベル、またＶｐｐが読
み出し用低電圧（Ｖ　ｃｃと同じレベル）なら、読み出
しモードとされ、上記内部タイミング信号ｃｅ、Ｏｅお
よびｗｅの反転信号１１がハイレベルにされる。

第２図には、第１図のＥＰＲＯＭの書込み動作時におけ
る動作タイミング図が示されている。同図により、本実
施例のＥＦＲＯＭの書込み動作とへりファイモード時の
動作を説明する。

本実施例のＥＦＲＯＭでは、書込みモードの場合、まず
Ｘアドレス信号ＡＸＯ−ＡＸｉおよびＹアドレス信号Ａ
ＹＯ〜ＡＹｉと入力データＤｉｎが供給されるとともに
、外部端子Ｖｌ）Ｉ）にたとえば＋１２．５ボルトのよ
うな書込み用高電圧Ｖｌ）ｐが供給される。また、電源
電圧端子ＶＣＣには、通常のＶｃｃ電圧（＋５ボルト）
より高くされた電源電圧Ｖｃｃ＋ｌが供給され、チップ
イネーブル信号ＣＥがハイレベルからローレベルとなる
。これにより、アドレス信号がＸアドレスバッファＸＡ
ＤＢおよびＹアドレスバフファＹＡＤＢに取り込まれ、
ワード線およびデータ線の選択が行われる。チップイネ
ーブル信号σ■に少し遅れて、プログラム信号ＰＧＭが
所定の時間ローレベルとなると、データ入力バッファＤ
ＩＢから入力データＤｉｎに応じて書込み信号が共通デ
ータ線ＣＤを介して選択されたメモリセルに供給され、
書込みが行われる。

このとき、データ線の浮遊容量Ｃｆは書込み用高電圧に
従ってチャージアップされる。

プログラム信号ＰＧＭがハイレベルに戻って書込みが終
了すると、タイミング制御回路ＣＴＬにより内部タイミ
ング信号ｖｒが遅延回路ＤＬの遅延時間ｔｄだけハイレ
ベル、またその反転信号下がローレベルとなる。これに
より、ＣＭＯＳナントゲート回路Ｇ１のＮチャンネルＭ
ＯＳ　Ｆ　ＥＴＱ１４がオフ状態、ＰチャンネルＭＯ３
ＦＥＴＱ１２がオン状ｓとなッテ、ＭＯＳＦＥＴＱＩ　
５（７）ゲートにハイレベルが送られる。このため、Ｍ
Ｏ３ＦＥＴＱ１５がオン状態になるとともに、ＭＯＳＦ
ＥＴＱ１６がオン状態となり、データ線Ｄ１からＹゲー
トＹＧのＭＯＳＦＥＴＱ７、共通データ線ＣＤＳＭＯＳ
　Ｆ　ＥＴＱ　１５およびＭＯＳＦＥＴＱ１６を介して
データ線の浮遊容１ｉｃｆの電荷が放電される。ここで
、遅延回路の遅延時間ｔｄは、書込み用高電圧でチャー
ジされた浮遊容量Ｃｆの電荷がほとんど放電されるため
に充分な時間に設定される。

データ線の浮遊容量Ｃｆの放電が終了した後、外部供給
される出力イネーブル信号■がハイレベルから所定の時
間ローレベルになると、ＥＰＲＯＭはべりファイモード
を開始する。すなわち、内部タイミング信号ｗｅがロー
レベルとなることで、ナントゲート回路ＧｌのＮチャン
ネルＭＯＳＦＥＴＱ１３がオフ状態、またＰチャンネル
ＭＯ５ＦＥＴＱ１２がオン状態となッテ、Ｍ　ＯＳ　Ｆ
　ＥＴＱ１５のゲートにハイレベルが送られる。これに
より、ＭＯ３ＦＥＴＱ１５がオン状態となり、選択され
たメモリセルの読み出しデータがセンスアンプＳＡから
データ出カバソファＤＯＢを経て、外部端子ＤＯに出力
される。前述のように、電源電圧端子Ｖｃｃは、比較的
高くされた電源電圧Ｖｃｃ＋１が供給され、書込みが行
われて比較的高いしきい値電圧（ｇ！Ｉ理“０”）とさ
れたメモリセルに対して悪い条件での読み出し動作ン゛
）＜行われる。言い換えるならば、書き込み不足のメモ
リセルをオン状態にさせるような高い電圧が供給される
ものである。上記の説明で述べたように、浮遊容量Ｃｆ
の書込み用高電圧Ｖｌ）ｐによるチャージ電荷はすでに
放電されているため、上記書き込み高電圧■ｐｐにに６
されない正確なへりファイモードが行われる。

以上の本実施例に示されるように、この発明をＦＡＭＯ
ＳトランジスタをメモリセルとするＥＰＲＯＭに適用し
た場合、次のような効果が得られる。すなわち、 （１）データ線または共通データ線に、メモリセルの書
込み動作を終了してベリファイモードが開始されるまで
の間に、データ線の浮遊容量に貯えられた電荷を放電す
るための放電回路を設けることで、高電圧によるメモリ
セルの書込みによってデータ線の浮遊容量に貯えられた
電荷を放電することができるため、そのベリファイモー
ドにおいて、その記憶情報量に応じた正確な読み出し試
験を行うことができるという効果が得られる。

（２）上記＋１１項により、ＥＰＲＯＭ等の上限動作電
圧を正確に把握できるとともに、ベリファイモードを含
む書込み動作を高速に行うことができるという効果が得
られる。

（３）上記（１）項および（２）項により、書込み不足
のメモリセルを正確に識別することができ、ＥＰＲＯＭ
等の半導体記憶装置の信頼性を向上することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１図の実
施例では、書込み後のデータ線の浮遊容量の放電を書込
み直後に行ったが、書込み終了からベリファイモードが
開始されるまでの間であれば、いつ実施してもよい。ま
た、内部タイミング信号ｖｒ４形成するための回路や、
ＹアドレスデコーダＹＤＣＲのデコード方式等、種々の
実施形態を採ることができるものである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＦＡＭＯＳトランジ
スタをメモリセルとするＥＰＲＯＭに適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えば、マスクＲＯＭ　　。

やＭＮＯＳ　（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）のような記憶素子を用いたＥＥＰＲＯＭ
等の半導体記憶装置などにも適用できる。本発明は、少
なくとも比較的高電圧でメモリセルの書込みを行い、書
込み直後にベリファイモード等による読み出し試験を行
う機能を有する半導体記憶装置には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、データ線または共通データ線に、書込み
動作を終了してベリファイモードが開始されるまでの間
に、データ線の浮遊容量に貯えられた電荷を放電するた
めの放電回路を設けることで、高電圧によるメモリセル
の書込みによってデータ線の浮遊容量に貯えられた電荷
を読み出し前に放電させることができるため、そのベリ
ファイモードにおいて、正確な読み出し試験を行うこと
ができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭのメモリア
レイおよびその周辺回路の一実施例を示す回路図、 第２図は、上記ＥＰＲＯＭにおける動１ｒタイミング図
、 第３図は、従来のＥＦＲＯＭにおけるメモリアレイおよ
びその周辺回路の回路図である。 ＸＡＤＢ　−ＤＣＲ・・・Ｘアドレスバッファ・デコー
ダ、ＹＡＤＢ−ＤＣＲ・・・Ｙアドレスバッファ・デコ
ーダ、ＹＧ・・・Ｙゲート、Ｍ−ＡＲＹ・・メモリアレ
イ、ＳＡ・・センスアンプ、ＤＩＢ・・データ人力バッ
ファ、ＤＯＢ・・データ出力バッファ、ＣＴＬ・・・タ
イミング制御回路。 Ｃｆ・・・浮遊容量、Ｑ１〜Ｑ６・・・ＦＡＭＯＳメモ
リセル、Ｑ７〜Ｑ９・Ｑ１３〜Ｑ１６・・・Ｎチャンネ
ルＭＯ３ＦＥＴ、Ｑｌ　１−Ｑｌ　２・・・Ｐチャンネ
ルＭＯ３ＦＥＴ、Ｑｌ　Ｏ・・・ディプレッション型Ｎ
チャンネルＭＯ３ＦＥＴ、Ｇ１・・ナントゲート、Ｎ２
〜Ｎ４・・・インバータ回路、Ｎ　ＯＧ・・・ＮＯＲゲ
ート、ＤＬ・・・遅延回路。 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従ってゲートに結合されるワード線の選
   択レベルに対して高いしきい値電圧または低いしきい値
   電圧を持つようにされる記憶素子がマトリックス状に配
   置されて構成されたメモリアレイと、上記メモリアレイ
   の複数のデータ線と選択的に接続される共通データ線と
   、上記データ線および共通データ線を通して上記メモリ
   セルに書込み信号を供給する書込み回路と、上記書込み
   動作を終了してからベリファイモードが開始されるまで
   の間に上記データ線および共通データ線の電荷を放電さ
   せる放電回路とを含むことを特徴とする半導体記憶装置
   。 ２、上記放電回路は、上記データ線または共通データ線
   と回路の接地電位点との間に設けられ、そのゲートに書
   込み終了時に発生される１ショットパルス信号を受ける
   スイッチＭＯＳＦＥＴであることを特徴とする特許請求
   の範囲第１項記載の半導体記憶装置。 ３、上記メモリアレイを構成する記憶素子は、ＦＡＭＯ
   Ｓトランジスタであることを特徴とする特許請求の範囲
   第１項または第２項記載の半導体記憶装置。