JPH025296A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性記憶装置に関し、例えばＥＦＲＯ
Ｍ　（イレーザブル及プログラマブル・リード・オンリ
ー・メモリ）又はＥＥＲＲＯＭ　（エレクトリカリ・イ
レーザブル及プログラマブル・リード・オンリー・メモ
リ）に利用して有効な技術に関するものである。

〔従来の技術〕

電気的に書き込みが行われるＥＦＲＯＭに関しては、例
えば■日立製作所昭和６２年３月発行ｒ日立ＩＣメモリ
データブック１頁４６５〜頁５２７がある。

〔発明が解決しようとする課題〕

ＥＦＲＯＭ等の不揮発性記憶装置において、不揮発性半
導体記憶素子に書き込む場合、適正な電圧及び時間に従
い書き込みを行わないと、規格通りの性能を満足しない
、特に、過度の書き込みを行うと、素子特性の劣化につ
ながるものである。

しかしながら、従来のＥＰＲＯＭでは、書き込み装置に
より外部から書き込み時間が決められるものである。そ
れ故、ユーザーにおける無知又は過失により規格外の書
き込み電圧、又は時間を設定した場合、それに従って不
揮発性半導体記憶素子に対して過度な書き込みがなされ
る結果となり、上記素子特性の劣化を引き起こす。すな
わち、市場から不良返品されたＥＦＲＯＭの不良解析の
結果から上記過度の書き込みが原因と考えられるものが
少なくない。

この発明の目的は、過度の書き込み又は消去による素子
特性の劣化を防止した不揮発性記憶装置を提供すること
にある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、コントロールゲートとフローティングゲート
とを有し、上記フローティングゲートに対して電気的に
電荷を注入する書き込み動作、又は上記書き込み動作に
加えてフローティングゲートに蓄積された電荷を電気的
に取り出す消去動作を行う不揮発性記憶装置において、
タイマー回路を設けて、それに設定した時間を限度とし
て上記書き込み動作時間及び／又は消去動作時間を制限
する。

〔作　用〕

上記した手段によれば、タイマー回路に設定した時間を
限度として、外部の制御信号とは無関係に書き込み動作
時間や消去動作時間を制限することができるから、過度
の書き込みや消去による素子特性の劣化を防止すること
ができる。

〔実施例〕

第１図には、この発明が適用されたＥＦＲＯＭのメモリ
アレイ部の一実施例の回路図が示されている。同図の各
回路素子は、特に制限されないが、公知の０ＭＯ３（相
補型ＭＯ３）集積回路の製造技術によって、１個の単結
晶シリコンのような半導体基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
　Ｆ　ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳ　Ｆ　ＥＴの共通の基板ゲートを
構成し、回路の接地電位が供給される。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯ
ＳＦＥＴの基板ゲートすなわちＮ型ウェル領域は、電源
電圧Ｖｃｃに結合される。

あるいは、集積回路は、単結晶Ｎ型シリコンからなる半
導体基板上に形成してもよい、この場合、Ｎチャンネル
ＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウェル領域に形
成され、ＰチャンネルＭＯＳＦＥＴはＮ型基板上に形成
される。

特に制限されないが、この実施例のＥＦＲＯＭは、外部
端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを受
けるアドレスバッファを通して形成された相補アドレス
信号がアドレスデコーダＤＣＲに供給される。同図では
、アドレスバッファとアドレスデコーダとが同じ回路ブ
ロックＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲとしてそれ
ぞれ示されている。特に制限されないが、上記アドレス
バッファＸＡＤＢ、ＹＡＤＢは、内部チップ選択信号ｃ
ｅにより活性化され、外部端子からのアドレス信号ＡＸ
、ＡＹを取り込み、外部端子から供給されたアドレス信
号と同相の内部アドレス信号と逆相のアドレス信号とか
らなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダＤＣＲは、アドレスバッフ
ァＸＡＤＢの相補アドレス信号に従ったメモリアレイＭ
−ＡＲＹのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダＤＣＲは、アドレスバッ
ファＹＡＤＢの相補アドレス信号に従ったメモリアレイ
Ｍ−ＡＲＹのデータ１０の選択信号を形成する。

上記メモリアレイＭ−ＡＲＹは、コントロールゲートと
フローティングゲートを有するスタックドゲート構造の
記憶素子（不揮発性メモリ素子・・ＭＯ３ＦＥＴＱＩ〜
Ｑ６）と、ワード線Ｗｌ。

Ｗ２・・・、及びデータ線Ｄ１〜Ｄｎとにより構成され
ている。メモリアレイＭ−ＡＲＹにおいて、同じ行に配
置された記憶素子Ｑ１〜Ｑ３　（Ｑ４〜Ｑ６）のコント
ロールゲートは、それぞれ対応するワード線Ｗｌ　（Ｗ
２）に接続され、同じ列に配置された記憶素子Ｑｌ、Ｑ
４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデータ
＆１１〜Ｄｎに接続されている。上記記憶素子のソース
は、ソース線Ｃ８に結合される。この実施例では、特に
制限されないが、上記ソース線Ｃ８には、内部書き込み
信号ｗｅを受けるデイプレッション型ＭＯ３ＦＥＴＱＩ
Ｏにより接地電位が与えられる。

特に制限されないが、８ビツトの単位での書き込み／読
み出しを行うため、上記メモリアレイＭ−ＡＲＹは、合
計で８組設けられるよう構成される。同図においては、
上記のようにそのうち１つのメモリアレイＭ−ＡＲＹが
代表として例示的に示されている。

上記１つのメモリアレイＭ−ＡＲＹを構成する各データ
線Ｄ１〜Ｄｎは、上記アドレスデコーダＤＣＲによって
形成された選択信号を受けるカラム（列）選択スイッチ
ＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通データ線ＣＤに
接続される。共通データ線ＣＤは、各メモリブロックに
対応して設けられる。共通データ線ＣＤには、外部端子
１１０から入力される書込み信号を受ける書込み用のデ
ータ人カバソファＤＩＲの出力端子が接続される。

同様に他のメモリアレイＭ−ＡＲＹに対しても、上記同
様なカラム選択回路スイッチＭＯ３ＦＥＴが設けられ、
それに対応したアドレスデコーダにより選択信号が形成
される。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ＆ｉ　ＣＤには、スイッチＭＯ５ＦＥＴＱ１６を
介してセンスアンプＳＡの入力段回路を構成し、次に説
明する初段増幅回路ＰＡの入力端子に結合される。

上記例示的に示されている共通データ線ＣＤは、読み出
し制御信号３Ｃによりオン状態にされるＭＯＳＦＥＴＱ
１６を通して、そのソースが接続されたＮチャンネル型
の′増幅ＭＯＳＦＥＴＱＩ　１のソースに接続される。

この増幅ＭＯ３ＦＥＴＱ１１のドレインと電源電圧端子
Ｖｃｃとの間には、そのゲートに回路の接地電位の印加
されたＰチャンネル型の負荷ＭＯ３ＦＥＴＱＩ　２が設
けられる。

上記負荷ＭＯ３ＦＥＴＱＩ　２は、読み出し動作のため
に共通データ線ＣＤにプリチャージ電流を流すような動
作を行う。

上記増幅ＭＯ３ＦＥＴＱＩ　１の感度を高（するため、
スイッチＭＯ３ＦＥＴＱＩ　６を介した共通データＩＣ
Ｄの電圧は、Ｎチャンネル型の駆動ＭＯ３ＦＥＴＱ１３
とＰチャンネル型の負荷ＭＯ３ＦＥＴＱ１４とからなる
反転増幅回路の入力である駆動ＭＯ３ＦＥＴＱ１３のゲ
ートに供給される。

この反転増幅回路の出力電圧は、上記増幅ＭＯ３ＦＥＴ
ＱＩ　１のゲートに供給される。さらに、センスアンプ
の非動作期間での無駄な電流消費を防止するため、上記
増幅ＭＯ３ＦＥＴＱＩ　ｌのゲートと回路の接地電位点
との間には、ＮチャンネルＭＯ３ＦＥＴＱ１５が設けら
れる。このＭＯＳＦＥＴＱ１５と上記ＰチャンネルＭＯ
３ＦＥＴＱＩ４のゲートには、共通にセンスアンプの動
作タイミング信号ｓｃが供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ＳＣはロウレベルにされ、ＭＯＳＦＥＴＱ
１４はオン状態に、ＭＯ３ＦＥＴＱ１５はオフ状態にさ
れる。メモリセルは、書込みデータに従って、ワード線
の選択レベルに対して高いしきい値電圧か又は低いしき
い値電圧を持つものである。

各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タ線ＣＤは、ＭＯ３ＦＥＴＱ１２とＱｌｌからの電流供
給によって比較的ハイレベルにされる。一方、選択され
たメモリセルがワード線選択レベルによってオン状態に
されている場合、共通データｖｉｃＤは比較的ロウレベ
ルにされる。

この場合、共通データ線ＣＤのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がＭＯ３ＦＥＴＱＩＩのゲー
トに供給されることによって比較的低い電位に制限され
る。一方、共通データ％％ＣＤのロウレベルは、このロ
ウレベルの電位を受ける反転増幅回路により形成された
比較的高いレベルの電圧がＭＯ３ＦＥＴＱＩ　１のゲー
トに供給されることによって比較的高い電位に制限され
る。このような共通データ線ＣＤのハイレベルとロウレ
ベルとを制限すると、この共通データ線ＣＤ等に信号変
化速度を制限する浮遊容量等の容量が存在するにかかわ
らずに、読み出しの高速化を図ることができる。すなわ
ち、複数のメモリセルからのデータを次々に読み出すよ
うな場合において共通データＩｃＤの一方のレベルが他
方のレベルへ変化させられるまでの時間を短くすること
ができる。このような高速読み出し動作のために、上記
負荷ＭＯ３ＦＥＴＱ１２のコンダクタンスは比較的大き
く設定される。

なお、上記増幅用のＭＯ３ＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路によって構成されたセンスアンプＳ
Ａに伝える。そして、このセンスアンプＳＡの出力信号
は、対応したデータ出カバソファＤＯＢによって、特に
制限されないが、増幅されて上記外部端子Ｉ１０から送
出される。

また、上記外部端子Ｉ１０から供給される書き込み信号
は、データ人カバソファＤＩＢを介して、上記共通デー
タ線ＣＤに伝えられる。他のメモリブロックに対応した
共通データ線と外部端子との間においても、上記同様な
入力段回路及びセンスアンプ並びにデータ出カバソファ
からなる読み出し回路と、データ入カバソファからなる
書き込み回路とがそれぞれ設けられる。

タイミング制御回路Ｃ０ＮＴは、特に制限されないが、
外部端子ＧＥ、ＯＥ、ＰＧＭ及びＶｐｐに供給されるチ
ップイネーブル信号、アウトプットイネーブル信号、プ
ログラム信号及び書込み用高電圧に応じて、内部制御信
号ｃｅ、ｓｃ等のタイミング信号、及びアドレスデコー
ダに選択的に供給する読み出し用低電圧Ｖｃｃ／書き込
み用高電圧Ｖｌ）Ｉ）等を形成する。

書き込み用高電圧Ｖｌ）Ｉ）が供給された状態において
、チップイネーブル信号ＧＥがロウレベルで、アウトプ
ットイネーブル信号ＯＢがハイレベルで、プログラム信
号ＰＧＭがロウレベルなら、書き込みモードとされ、上
記内部信号ｃｏはハイレベルにされる。そして、アドレ
スデコーダ回路ＸＤＣ２Ｒ，ＹＤＣＲ及びデータ入力回
路ＤＩＨには、その動作電圧として高電圧ｖｐｐが供給
される。書き込みが行われるワード線は、その電圧が上
記高電圧ｖｐｐになる。そして、フローティングゲート
に電子を注入すべき記憶素子が結合されたデータ線は、
上記同様な高電圧ｖｐｐにされる。これにより、記憶素
子にチャンネル飽和電流が流れ、データ線に結合された
ドレイン近傍のピンチオフ領域では高電界により加速さ
れた電子がイオン化を起こし、高エネルギーを持つ電子
、いわゆるホットエレクトロンが発生する。一方、フロ
ーティングゲートは、ワード線が結合されたコントロー
ルゲートの電圧とドレイン電圧、及び基板とフローティ
ングゲート間の容量とフローティングゲートとコントロ
ールゲートとの容量とに決まる電圧となり、ホットエレ
クトロンを誘引して、フローティングゲートの電位を負
にする。これにより、コントロールゲートが結合された
ワード線の電位を選択状態にしでも、非導通状態になる
ようにする。上記電子の注入を行わない記憶素子のドレ
インは、ドレイン近傍のピンチオフ領域でホットエレク
トロンが発生しないような低いレベルにされる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＢがロウレベルで、プログラム信号
ＰＧＭがハイレベルでＶＰｐが書込み用高電圧なら、ベ
リファイモードとされ、上記内部信号ｓｃとｃｅはハイ
レベルにされる。このベリファイモードでは、各回１Ｘ
ＤｃＲ，ＹＤＣＲ及びＤＩＢには、その動作電圧が上記
高電圧Ｖｐｐから電源電圧Ｖｃｃのように切り換えられ
て供給される。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＢがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが読み出し用低電圧（Ｖｃ
ｃと同じレベル）なら、前記説明したような読み出しモ
ードとされ、上記内部信号ＳＣとｃｅはハイレベルにさ
れる。

この実施例では、過度な書き込み動作を防止するために
、タイミング制御回路Ｃ０ＮＴにはタイマー回路ＴＭが
設けられる。このタイマー回路ＴＭは、上記状態でプロ
グラム信号ＰＲＧがロウレベルにされることに応じて起
動され、プログラム信号ＰＲＧが引き続き長い時間ロウ
レベルにされた場合でも、そのタイマー設定時間を限度
として、スタックドゲートトランジスタを書き込み状態
とする内部書き込み信号ｗｅをロウレベルからハイレベ
ルに戻して、書き込み動作を終了させるものである。

第２図には、上記ＥＰＲＯＭの一実施例の具体的回路図
が示されている。同図では、１つの記憶素子Ｑ１を例に
した書き込み経路を示す回路図が示されている。

記憶素子Ｑ１のソースは、前記のようなＭＯ３ＦＥＴＱ
ＩＯを介して接地電位が与えられる。同図では、ＭＯ３
ＦＥＴＱＩ　Ｏを省略して措いている。記憶素子のコン
トロールゲートが結合されるワード線Ｗ１は、アドレス
バンファＸＡＤＢ、デコーダＸＤＣＲにより形成された
選択信号を受けるレベル変換回路の出力端子に結合され
る。このレベル変換回路は、昇圧回路ＶＣにより形成さ
れた昇圧電圧Ｖｐｐ１を動作電圧とするＰチャンネルＭ
Ｏ３ＦＥＴＱ２１とＮチャンネルＭＯ３ＦＥＴＱ２２か
らなるＣＭＯＳインバータ回路と、上記電圧Ｖｐｐ１と
ＰチャンネルＭＯ３ＦＥＴＱ２１のゲートとの間に設け
られ、そのゲートがレベル変換出力（ワード線Ｗｌ）に
結合されたＰチャンネルＭＯ３ＦＥＴＱ２３及び、特に
制限されないが、デコーダ出力を上記ＰチャンネルＭＯ
３ＦＥＴＱ２１のゲートに伝えるカット用ＭＯ３ＦＥＴ
Ｑ２０とから構成される。なお、上記カット用ＭＯ３Ｆ
ＥＴＱ２０のゲートには、定常的に５Ｖ系の電源電圧Ｖ
ｃｃが供給され、ＣＭＯＳインバータ回路を構成するＮ
チャンネルＭＯ３ＦＥＴＱ２２のゲートは、Ｐチャンネ
ルＭＯ３ＦＥＴＱ２１のゲートではなく、デコーダＸＤ
ＣＨの出力に直接接続される。上記ＮチャンネルＭＯ３
ＦＥＴＱ２２のゲートをＰチャンネルＭＯ３ＦＥＴＱ２
１のゲートと共通接続する構成としもよい。

このレベル変換回路の動作は、デコーダＸ０ＣＲがロウ
レベルの選択信号を形成すると、それに、応じてＮチャ
ンネルＭＯ３ＦＥＴＱ２２がオフ状態になり、ＭＯ３Ｆ
ＥＴＱ２０を介してＰチャンネルＭＯ３ＦＥＴＱ２１に
回路の接地電位のようなロウレベルの信号が与えられる
ので、ＰチャンネルＭＯ５ＦＥＴＱ２１がオン状態とな
る。これにより、選択されたワード線Ｗ１はオン状態に
されたＰチャンネルＭＯ３ＦＥＴＱ２１を通して動作電
圧Ｖｐｐ１のような高電圧にされる。

なお、デコーダＸＤＣＲがハイレベル（５ｖ）のような
非選択信号を形成すると、ＮチャンネルＭＯ５ＦＥＴＱ
２２がオン状態になり、ワード線Ｗ１を回路の接地電位
のようなロウレベルにする。

このワード線Ｗ１のロウレベルによりＰチャンネルＭＯ
３ＦＥＴＱ２３がオン状態となり、ＰチャンネルＭＯ３
ＦＥＴＱ２１のゲートを動作電圧Ｖｐｐ１のような高電
圧とするので、このＰチャンネルＭＯ３ＦＥＴＱ２１が
オフ状態になる。上記ＰチャンネルＭＯ３ＦＥＴＱ２１
のゲート電圧がＶｃｃ以上に高くされると、ＭＯ３ＦＥ
ＴＱ２０がオフ状態となり、昇圧電圧Ｖｐｐ１からデコ
ーダＸＤＣＲの動作電圧であるＶｃｅ側に直流的な電流
が流れることはない。

上記記憶素子Ｑ１のドレインが結合されたデータ線Ｄ１
は、カラムスイッチＭＯ３ＦＥＴＱ７を介して共通デー
タ線ＣＤに結合される。このカラムスイッチＭＯ３ＦＥ
ＴＱ７のゲートにも、アドレスバッファＹＡＤＢ、デコ
ーダＹＤＣＲにより形成された選択信号を受ける上記同
様なレベル変換回路（Ｑ２４〜Ｑ２７）の出力信号が供
給される。これにより、データ線ＤＩが選択されるとき
には、カラムスイッチＭＯ３ＦＥＴＱ７のゲートには、
上記昇圧電圧Ｖｐｐ１のようなハイレベルが供給される
。

データ入力バッファＤＩＢは、次の回路から構成される
。入出力端子Ｉ１０から供給される書き込み信号は、内
部書き込み制御信号ｗｅによりその動作が制御されるノ
アゲート回路Ｇ３に入力される。このノアゲート回路Ｇ
３の出力信号は、インバータ回路Ｎ６カツト用ＭＯ３Ｆ
ＥＴＱ２８、伝送ゲートＭＯ３ＦＥＴＱ２９を介して前
記類似のレベル変換回路の入力に伝えられる。レベル変
換回路は、高電圧ｖｐｐを動作電圧とするＰチャンネル
ＭＯ３ＦＥＴＱ３０とＮチャンネルＭＯ３ＦＥＴＱ３１
及びＰチャンネルＭＯ３ＦＥＴＱ３２から構成される。

上記カット用ＭＯＳＦＥＴＱ２８のゲートには、電源電
圧Ｖｃｃが定常的に供給され、伝送ゲートＭＯ３ＦＥＴ
Ｑ２９のゲートには、高電圧ＶｐＰが定常的に供給され
る。上記レベル変換回路の出力信号は、上記共通データ
線ＣＤに書き込み高電圧ＶＰＩ）を伝えるスイッチＭＯ
３ＦＥＴＱ１５のゲートに供給される。

タイミング制御回路Ｃ０ＮＴに含まれる書き込み動作を
指示する論理回路と、タイマー回路とは次の回路から構
成される。

高電圧ｖｐｐは、高レベルから５ｖ系の信号にレベル変
換するレベル変換機能を持つインバータ回路Ｎ１を介し
てノアゲート回路Ｇ１の１つの入力に供給される。プロ
グラム信号「正テは、インバータ回路Ｎ２とＮ３を介し
て上記ノアゲート回路Ｇ１に入力される。アウトプット
イネーブル信号ＯＥは、インバータ回路Ｎ４を介して上
記ノアゲート回路０１人力される。それ故、ノアゲート
回路Ｇ１の全入力信号がロウレベル（論理“０”）とき
、書き込み動作が指示される。すなわち、高電圧ｖｐｐ
が１２Ｖのような高電圧であること、信号ＰＲＧがロウ
レベルで、信号ＯＥがハイレベルであることである。な
お、信号ＧＥがロウレベルであることの条件は省略され
ている。

上記ノアゲート回路Ｇ１の出力信号はインバータ回路Ｎ
５を通して反転され、上記書き込み条件が成立したとき
、内部信号ｗｅをロウレベルとする。これにより、デー
タ入力バッファＤＩＢの入力部を構成するノアゲート回
路Ｇ３がゲートを開くので、端子Ｉ１０から入力された
書き込み信号の取り込みが行われる。

タイマー回路ＴＭは、上記内部信号ｗｅを受ける反転遅
延回路ＤＬから構成され、その遅延出力は上記ノアゲー
ト回路Ｇ１の１つの入力に帰還される０例えば、図示し
ない書き込み装置から書き込み動作を指示するプログラ
ム信号ＰＲＧが規格以上にロウレベルにされた場合でも
、一定時間経過後に上記反転遅延回路ＤＬの出力信号が
ハイレベル（論理′″１”）に変化し、ノアゲート回路
Ｇ１の出力をプログラム信号ＰＲＧがロウレベルに維持
されるにもかかわらず、ハイレベルからロウレベルに変
化させる。これにより、インバータ回路Ｎ５を通した内
部の書き込み制御信号ｗｅをロウレベルからハイレベル
に変化して、書き込み動作を終了させる。

上記のような動作は、第３図のタイミング図に詳細に示
されている。すなわち、プログラム信号ＰＲＧのロウレ
ベルにより外部から書き込み動作が指示された場合でも
、遅延回路ＤＬの遅延時間Ｔｄを限度として、遅延回路
ＤＬの出力信号がロウレベルからハイレベルに変化して
、強制的に内部の書き込み制御信号ｗｅをハイレベルに
戻して書き込み動作を終了させるものである。

この・ようなタイマー機能を内蔵させることによリ、過
失等により過度の書き込み時間等の設定が行われた場合
でも、それを無視して内部で書き込み時間の制限するも
のであるため、素子特性の劣化を防止でき、高信頼性の
不揮発性記憶装置を得ることができる。

第４図には、この発明が適用されたＥＥＦＲＯＭのメモ
リアレイ部の一実施例の回路図が示されている。同図の
回路は、基本的には前記第１図の実施例（ＥＦＲＯＭ）
と同様な回路とされる。

この実施例では、電気的な消去動作も可能にするために
、メモリアレイＭ−ＡＲＹのソースｗＡＣ８には、書き
込み／読み出し動作のときの制御信号ｒｗによりオン状
態になってソース線Ｃ８に回路の接地電位を与えるＮチ
ャンネルＭＯＳ　Ｆ　ＢＴ１８と、後述するような消去
信号ｏｒによりスイッチ制御され消去用の高電圧ｖｐｐ
を与えるＰチャンネルＭＯ３ＦＥＴＱ１７が設けられる
。

メモリアレイＭ−ＡＲＹの部分的な消去を可能にしたい
なら、上記ソース線が複数個設けられそれぞれに対応し
て上記スイッチＭＯＳ　Ｆ　ＥＴが設けられ、メモリア
レイＭ−ＡＲＹの全メモリセルを消去する場合には、上
記のようにソース線Ｃ８は１つとされ、それに対応して
上記ＭＯ３ＦＥＴＱ１ＢとＱｌ７が設けられる。

書き込み／消去用高電圧ｖｐｐが供給された状態におい
て、チップイネーブル信号ＣＥがロウレベルで、アウト
プットイネーブル信号ＯＢがハイレベルで、プログラム
信号ＰＧＭがロウレベルなら、前記同様に書き込みモー
ドとされる。

チップイネーブル信号ＧＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが書込み用高電圧なら、前
記同様にベリファイモードとされ、上記内部信号ｓｃと
ｃｅはハイレベルにされる。このベリファイモードでは
、各回路ＸＤＣＲ，ＹＤＣＲ及びＤＩＢには、その動作
電圧が上記高電圧ｖｐｐから電源電圧Ｖｃｃのように切
り換えられて供給される。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが読み出し用低電圧（Ｖｃ
ｃと同じレベル）なら、前記説明したような読み出しモ
ードとされ、上記内部信号３Ｃとｃｅはハイレベルにさ
れる。

そして、チップイネーブル信号ＧＥがロウレベルで、ア
ウトプットイネーブル信号ＯＢがハイレベルで、プログ
ラム信号ＰＧＭがハイレベルテｖｐｐが高電圧なら、消
去モードとされ、上記内部信号ｅｒとｃｏはハイレベル
にされ、信号５Ｇはロウレベルにされる。これに代え、
図示の外部信号ＥＲのロウレベルにより消去モードを指
定するものであってもよい。

この消去モードのとき、信号ｅｒによりＭＯ３ＦＥＴＱ
１７がオン状態となり、消去電圧ｖｐｐをソース線Ｃ８
に供給し、記憶素子Ｑｌ等のフローティングゲートに蓄
積された電荷をソース（実際にはドレインとして作用す
る）に与えられた高電圧ｖｐｐによるトンネル現象によ
ってソース側に引き抜くことによって消去動作が行われ
る。

この場合、信号ｏｒを形成する回路は、前記信号ｗｅを
形成する回路と類似の回路とされ、レベル変換回路によ
りＰチャンネルＭＯ３ＦＥＴＱＩ７のスイッチ制御を行
う、この場合、スイッチ制御されるＭＯＳ　Ｆ　ＥＴが
ＰチャンネルＭＯ３ＦＥＴＱ１７であるから、消去動作
のときには信号ｅｒは回路の接地電位のようなロウレベ
ルとなり、消去しないときには高電圧ｖｐｐのようなハ
イレベルになる。すなわち、信号ｅｒを形成する回路は
、全体としてデータ入カバソファのレベルとは逆とされ
る。このような電気的な消去動作を行う場合でも、上記
類似のタイマー回路を設けることにより、消去時間を内
部で制限できるから、過度の消去動作を防ぐことができ
る。これにより、過度の消去動作による素子特性の劣化
を防止できるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）コントロールゲートとフローティングゲートとを
有し、上記フローティングゲートに対して電気的に電荷
を注入する書き込み動作、又は上記書き込み動作に加え
てフローティングゲートに蓄積された電荷を電気的に取
り出す消去動作を行う不揮発性記憶装置において、タイ
マー回路を設けてそれに設定した時間を限度として上記
書き込み動作時間及び／又は消去動作時間を制限するこ
とにより、外部の制御信号とは無関係に内部の書き込み
動作時間や消去動作時間を規格内に設定することができ
るから、過度の書き込みや消去による素子特性の劣化を
防止することができるという効果が得られる。

（２）上記（１）により高信頼性の不揮発性記憶装置を
得ることできるという効果が得られる。特に、マイクロ
コンピュータ等に内蔵されるＥＦＲＯＭ等では、上記の
ような不良による取り替えが不能であるから、上記のよ
うな過度の書き込み／消去防止機能は不可欠のものとな
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、タイマー回路
は、前記のような遅延回路を用いるもの他、発振回路を
内蔵させてそのパルスを計数して一定の時間信号を形成
するもの等積々の実施形態を採ることができる。不揮発
性半導体記憶素子としては、ＥＦＲＯＭに用いられるス
タックドゲート構造のＭＯ３Ｆ−ランリスタの他、書き
込み動作もトンネル現象を用いるＦＬＯＴＯＸ型やＭＮ
ＯＳ　（メタル・ナイトライド・オキサイド・セミコン
ダクタ）トランジスタを用いるものであってもよい。

書き込み／消去用の高電圧は、内部回路により電源電圧
Ｖｃｃを受けてそれを昇圧して形成するものであっても
よい。外部制御信号は、種々の実施形態を採ることがで
きるものである。

ＥＰＲＯＭ及びＥＥＰＲＯＭを構成するメモリアレイや
その周辺回路の具体的回路構成は、種々の実施形態を採
ることができるものである。さらに、ＥＰＲＯＭやＥＥ
ＰＲＯＭは、マイクロコンピュータ等のようなディジタ
ル半導体集積回路装置に内蔵されるものであってもよい
。

この発明は、電気的に書き込み及びこの書き込みに加え
て消去動作が行われるＢＰＲＯＭやＢＥＰＲＯＭのよう
な不揮発性記憶装置に広く利用することできるものであ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、コントロールゲートとフローティングゲー
トとを有し、上記フローティングゲートに対して電気的
に電荷を注入する書き込み動作、又は上記書き込み動作
に加えてフローティングゲートに蓄積された電荷を電気
的に取り出す消去動作を行う不揮発性記憶装置において
、タイマー回路を設けてそれに設定した時間を限度とし
て上記書き込み動作時間及び／又は消去動作時間を制限
することにより、外部の制御信号とは無関係に内部の書
き込み動作時間や消去動作時間を規格内に設定すること
ができるから、過度の書き込みや消去による素子特性の
劣化を防止することができる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭの一実施例
を示す要部回路図、 第２図は、その書き込み系の回路の具体的一実施例を示
す回路図、 第３図は、その動作の一例を説明するためのタイミング
図、 第４図は、この発明が適用されたＥＥＦＲＯＭの−・実
施例を示す要部回路図である。 ＸＡＤＢ、ＹＡＤＢ・・アドレスバッファ、ＸＤＣＲ・
・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙアドレスデコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＰＡ・・初段増幅回
路、ＳＡ・・センスアンプ、ＤＴＢ・・データ入力バッ
ファ、ＤＯＢ・・データ出力バッファ、Ｃ０ＮＴ・・タ
イミング制御回路、ＶＣ・・電圧発生回路

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   する不揮発性半導体記憶素子がマトリックス配置されて
   なるメモリアレイを含み、上記フローティングゲートに
   対して電気的に電荷を注入する書き込み動作、又は上記
   書き込み動作に加えてフローティングゲートに蓄積され
   た電荷を電気的に取り出す消去動作を行う不揮発性記憶
   装置において、内蔵されたタイマー回路に設定した時間
   を限度として上記書き込み動作時間及び／又は消去動作
   時間を制限する回路を付加したことを特徴とする不揮発
   性記憶装置。 ２、上記不揮発性記憶素子は、ドレインからフローティ
   ングゲートに電荷をアバランシェ注入することにより書
   き込み動作が行われ、ソース側へトンネル現象により電
   荷を取り出すことにより消去動作が行われるものである
   ことを特徴とする特許請求の範囲第１項記載の不揮発性
   記憶装置。 ３、上記タイマー回路は、複数の制御信号を受る論理回
   路により形成された内部動作を書き込み状態にする制御
   信号を遅延させて上記論理回路入力に帰還させる回路に
   より実現されるものであることを特徴とする特許請求の
   範囲第１又は第２項記載の不揮発性記憶装置。