JPH1050077A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消去動作に伴う信頼性の低下を防止した不揮
発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶素子のコントロール
ゲートが結合されたワード線と、上記不揮発性半導体記
憶素子のソースが結合されるソース線との間に選択的に
高電圧を作用させてフローティングゲートに蓄積された
電荷をソース線側に引き抜いて消去を行うとき、不揮発
性半導体記憶素子のソースが結合されるソース線の電位
を低電圧から徐々に高電圧に上昇させるランプレートを
持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、例えば１素子／１ビット構成の電気的
に書き換え可能なフローティングゲート型不揮発性記憶
装置に利用して有効な技術に関するものである。

【０００２】

【従来の技術】１素子／１ビット構成の書き換え可能な
フローティングゲート型不揮発性記憶装置の消去方法に
関しては、例えば、アイ・エス・エス・シー・シー ８
８ ダイジェスト オブ テクニカル ペーパーズ、頁
132-133 ( ISSCC 88 Digest ofTechnical Papers PP132
-133)において論じられているように、ＥＰＲＯＭ（イ
レーザブル＆プログラマブル・リード・オンリー・メモ
リ）と同様に全ビット共通のソース線に高電圧を印加し
て消去を行うものである。そして、この消去用の高電圧
は外部電源を直接印加するものである。

【０００３】

【発明が解決しようとする課題】上記のフローティング
ゲート型不揮発性記憶装置では、ソース線が全ビット共
通であるために、消去モードとしては一括消去の単一モ
ードであり部分的な消去ができない。また、その消去動
作のときに、ソース線に外部電源を直接印加するもので
あるため、ソース線の電位の立ち上がりが急峻となり、
不揮発性半導体記憶素子のフローティングゲートとソー
スとの間の高い電界が加わることとなり、フローティン
グゲートとソース間の絶縁膜等を劣化ないし破壊させる
虞れがあり、情報保持動作の信頼性に重大な悪影響を与
える。

【０００４】この発明の目的は、消去動作に伴う信頼性
の低下を防止した不揮発性半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、不揮発性半導体記憶素子の
コントロールゲートが結合されたワード線と、上記不揮
発性半導体記憶素子のソースが結合されるソース線との
間に選択的に高電圧を作用させてフローティングゲート
に蓄積された電荷をソース線側に引き抜いて消去を行う
とき、不揮発性半導体記憶素子のソースが結合されるソ
ース線の電位を低電圧から徐々に高電圧に上昇させるラ
ンプレートを持たせる。

【０００６】上記した手段によれば、ソース線の分割又
はワード線の分割に応じて部分的な消去が可能となり、
消去用の高電圧としてランプレートを持たせるものであ
るため、フローティングゲートとソースとの間に過度の
強電界が作用するのを防止することができる。

【０００７】

【発明の実施の形態】図１には、この発明が適用された
ＥＥＰＲＯＭのメモリアレイ部の一実施例の回路図が示
されている。同図の各回路素子は、特に制限されない
が、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技
術によって、１個の単結晶シリコンのような半導体基板
上において形成される。以下の説明において、／は図面
において信号に付されたロウレベルがアクティブレベル
であることを表す論理記号のオーバーバーに対応してい
る。

【０００８】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧Ｖccに
結合される。

【０００９】あるいは、集積回路は、単結晶Ｎ型シリコ
ンからなる半導体基板上に形成してもよい。この場合、
ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子はＰ型ウ
ェル領域に形成され、ＰチャンネルＭＯＳＦＥＴはＮ型
基板上に形成される。

【００１０】特に制限されないが、この実施例のＥＥＰ
ＲＯＭは、外部端子から供給されるＸ，Ｙアドレス信号
ＡＸ，ＡＹを受けるアドレスバッファを通して形成され
た相補アドレス信号がアドレスデコーダＤＣＲに供給さ
れる。同図では、アドレスバッファとアドレスデコーダ
とが同じ回路ブロックＸＡＤＢ・ＤＣＲ，ＹＡＤＢ・Ｄ
ＣＲとしてそれぞれ示されている。特に制限されない
が、上記アドレスバッファＸＡＤＢ，ＹＡＤＢは、内部
チップ選択信号ｃｅにより活性化され、外部端子からの
アドレス信号ＡＸ，ＡＹを取り込み、外部端子から供給
されたアドレス信号と同相の内部アドレス信号と逆相の
アドレス信号とからなる相補アドレス信号を形成する。

【００１１】ロウ（Ｘ）アドレスデコーダ（Ｘ）ＤＣＲ
は、アドレスバッファＸＡＤＢの相補アドレス信号に従
ったメモリアレイＭ−ＡＲＹのワード線Ｗの選択信号を
形成する。

【００１２】カラム（Ｙ）アドレスデコーダ（Ｙ）ＤＣ
Ｒは、アドレスバッファＹＡＤＢの相補アドレス信号に
従ったメモリアレイＭ−ＡＲＹのデータ線Ｄの選択信号
を形成する。

【００１３】上記メモリアレイＭ−ＡＲＹは、コントロ
ールゲートとフローティングゲートを有するスタックド
ゲート構造の記憶素子（不揮発性メモリ素子・・ＭＯＳ
ＦＥＴＱ１〜Ｑ６）と、ワード線Ｗ１，Ｗ２・・・、及
びデータ線Ｄ１〜Ｄｎとにより構成されている。上記記
憶素子は、特に制限されないが、ＥＰＲＯＭの記憶素子
と類似の構造とされる。ただし、その消去動作が後述す
るようにフローティングゲートとソース線に結合される
ソース間のトンネル現象を利用して電気的に行われる点
が、従来の紫外線を用いたＥＰＲＯＭの消去方法と異な
る。

【００１４】メモリアレイＭ−ＡＲＹにおいて、同じ行
に配置された記憶素子Ｑ１〜Ｑ３（Ｑ４〜Ｑ６）のコン
トロールゲートは、それぞれ対応するワード線Ｗ１（Ｗ
２）に接続され、同じ列に配置された記憶素子Ｑ１，Ｑ
４〜Ｑ３，Ｑ６のドレインは、それぞれ対応するデータ
線Ｄ１〜Ｄｎに接続されている。上記記憶素子のソース
は、ソース線ＣＳ１なしいＣＳｎに結合される。すなわ
ち、この実施例では、１つのメモリアレイＭ−ＡＲＹに
おいて、部分的な消去を可能にするために、マトリック
ス配置される記憶素子が縦方向にｎブロックに分割され
て各ブロック毎に上記代表として例示的に示されている
ソース線ＣＳ１、ＣＳｎが設けられる。

【００１５】上記ソース線ＣＳ１〜ＣＳｎには、書き込
み／読み出し動作のときオン状態になってソース線ＣＳ
１〜ＣＳｎに回路の接地電位を与えるＮチャンネルＭＯ
ＳＦＥＴ１８、Ｑ２０と、消去のための高電圧Ｖppを供
給するＰチャンネルＭＯＳＦＥＴＱ１７、Ｑ１９が設け
られる。これらのＭＯＳＦＥＴＱ１７とＱ１８、及びＱ
１９とＱ２０等は、消去制御回路ＥＲＣ１〜ＥＲＣｎに
よりスイッチ制御される。消去制御回路ＥＲＣ１〜ＥＲ
Ｃｎは、後述するような消去信号ｅｒ１〜ｅｒｎを受け
て、信号ｅｒ１〜ｅｒｎがハイレベルとされる消去モー
ドのとき、上記ＰチャンネルＭＯＳＦＥＴＱ１７、Ｑ１
９等をオン状態にする。

【００１６】上記信号ｅｒ１〜ｅｒｎがロウレベルの消
去モード以外ではＮチャンネルＭＯＳＦＥＴＱ１８、Ｑ
２０等をオン状態にさせるものである。これにより、消
去制御回路ＥＲＣ１〜ＥＲＣｎは、上記ソース線ＣＳ１
〜ＣＳｎに対して選択的に消去動作のための高電圧Ｖpp
と書き込み／読み出し等のための接地電位を与える。な
お、メモリアレイＭ−ＡＲＹの全体を一括消去動作を行
う場合には信号ｅｒ１〜ｅｒｎを全てハイレベルにする
ことにより、上記スイッチＭＯＳＦＥＴＱ１７、Ｑ１９
等を全てオン状態にして、消去用の高電圧を全メモリセ
ルのソースに供給するようにすればよい。

【００１７】特に制限されないが、消去を行う際当該ブ
ロックのデータ線はフローティング状態あるいは選択ゲ
ート（ＭＯＳＦＥＴＱ２２）を通して消去制御回路に接
続される。

【００１８】特に制限されないが、８ビットの単位での
書き込み／読み出しを行うため、上記メモリアレイＭ−
ＡＲＹは、合計で８組設けられるよう構成される。同図
においては、上記のようなｎ分割されたメモリブロック
を持つ１つのメモリアレイＭ−ＡＲＹが代表として例示
的に示されている。

【００１９】上記１つのメモリアレイＭ−ＡＲＹを構成
する各データ線Ｄ１〜Ｄｎは、上記アドレスデコーダＤ
ＣＲ（Ｙ）によって形成された選択信号を受けるカラム
（列）選択スイッチＭＯＳＦＥＴＱ７〜Ｑ９を介して、
共通データ線ＣＤに接続される。共通データ線ＣＤは、
各メモリブロックに対応して設けられる。共通データ線
ＣＤには、外部端子Ｉ／Ｏから入力される書込み信号を
受ける書込み用のデータ入力バッファＤＩＢの出力端子
がスイッチＭＯＳＦＥＴＱ２１を介して接続される。同
様に他のメモリアレイＭ−ＡＲＹに対しても、上記同様
なカラム選択回路スイッチＭＯＳＦＥＴが設けられ、そ
れに対応したアドレスデコーダにより選択信号が形成さ
れる。

【００２０】上記メモリアレイＭ−ＡＲＹに対応して設
けられる共通データ線ＣＤには、スイッチＭＯＳＦＥＴ
Ｑ１６を介してセンスアンプＳＡの入力段回路を構成
し、次に説明する初段増幅回路ＰＡの入力端子に結合さ
れる。

【００２１】上記例示的に示されている共通データ線Ｃ
Ｄは、読み出し制御信号ｓｃによりオン状態にされるＭ
ＯＳＦＥＴＱ１６を通して、そのソースが接続されたＮ
チャンネル型の増幅ＭＯＳＦＥＴＱ１１のソースに接続
される。この増幅ＭＯＳＦＥＴＱ１１のドレインと電源
電圧端子Ｖccとの間には、そのゲートに回路の接地電位
の印加されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１２
が設けられる。上記負荷ＭＯＳＦＥＴＱ１２は、読み出
し動作のために共通データ線ＣＤにプリチャージ電流を
流すような動作を行う。

【００２２】上記増幅ＭＯＳＦＥＴＱ１１の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１６を介した共通デ
ータ線ＣＤの電圧は、Ｎチャンネル型の駆動ＭＯＳＦＥ
ＴＱ１３とＰチャンネル型の負荷ＭＯＳＦＥＴＱ１４と
からなる反転増幅回路の入力である駆動ＭＯＳＦＥＴＱ
１３のゲートに供給される。この反転増幅回路の出力電
圧は、上記増幅ＭＯＳＦＥＴＱ１１のゲートに供給され
る。さらに、センスアンプの非動作期間での無駄な電流
消費を防止するため、上記増幅ＭＯＳＦＥＴＱ１１のゲ
ートと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５
と上記ＰチャンネルＭＯＳＦＥＴＱ１４のゲートには、
共通にセンスアンプの動作タイミング信号／ｓｃが供給
される。

【００２３】メモリセルの読み出し時において、センス
アンプ動作タイミング信号／ｓｃはロウレベルにされ、
ＭＯＳＦＥＴＱ１４はオン状態に、ＭＯＳＦＥＴＱ１５
はオフ状態にされる。メモリセルは、書込みデータに従
って、ワード線の選択レベルに対して高いしきい値電圧
か又は低いしきい値電圧を持つものである。

【００２４】各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣ
Ｒによって選択されたメモリセルがワード線が選択レベ
ルにされているにもかかわらずオフ状態にされている場
合、共通データ線ＣＤは、ＭＯＳＦＥＴＱ１２とＱ１１
からの電流供給によって比較的ハイレベルにされる。一
方、選択されたメモリセルがワード線選択レベルによっ
てオン状態にされている場合、共通データ線ＣＤは比較
的ロウレベルにされる。

【００２５】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１１のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
１のゲートに供給されることによって比較的高い電位に
制限される。このような共通データ線ＣＤのハイレベル
とロウレベルとを制限すると、この共通データ線ＣＤ等
に信号変化速度を制限する浮遊容量等の容量が存在する
にかかわらずに、読み出しの高速化を図ることができ
る。すなわち、複数のメモリセルからのデータを次々に
読み出すような場合において共通データ線ＣＤの一方の
レベルが他方のレベルへ変化させられるまでの時間を短
くすることができる。このような高速読み出し動作のた
めに、上記負荷ＭＯＳＦＥＴＱ１２のコンダクタンスは
比較的大きく設定される。

【００２６】なお、上記増幅用のＭＯＳＦＥＴＱ１１
は、ゲート接地型ソース入力の増幅動作を行い、その出
力信号をＣＭＯＳインバータ回路によって構成されたセ
ンスアンプＳＡに伝える。そして、このセンスアンプＳ
Ａの出力信号は、対応したデータ出力バッファＤＯＢに
よって、特に制限されないが、増幅されて上記外部端子
Ｉ／Ｏから送出される。また、上記外部端子Ｉ／Ｏから
供給される書き込み信号は、データ入力バッファＤＩＢ
を介して、上記共通データ線ＣＤに伝えられる。他のメ
モリブロックに対応した共通データ線と外部端子との間
においても、上記同様な入力段回路及びセンスアンプ並
びにデータ出力バッファからなる読み出し回路と、デー
タ入力バッファからなる書き込み回路とがそれぞれ設け
られる。

【００２７】タイミング制御回路ＣＯＮＴは、特に制限
されないが、外部端子／ＣＥ，／ＯＥ，／ＰＧＭ及びＶ
ppに供給されるチップイネーブル信号，アウトプットイ
ネーブル信号，プログラム信号及び書込み・消去用高電
圧と内部のＸアドレス信号ａｘとに応じて、内部制御信
号ｃｅ，ｓｃ等の内部タイミング信号、消去信号ｅｒ１
〜ｅｒｎ及びアドレスデコーダに選択的に供給する読み
出し用低電圧Ｖcc・書き込み用高電圧Ｖpp等を形成す
る。

【００２８】書き込み・消去用高電圧Ｖppが供給された
状態において、チップイネーブル信号／ＣＥがロウレベ
ルで、アウトプットイネーブル信号／ＯＥがハイレベル
で、プログラム信号／ＰＧＭがロウレベルなら、書き込
みモードとされ、上記内部信号ｃｅはハイレベルにされ
る。そして、アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ
及びデータ入力回路ＤＩＢには、その動作電圧として高
電圧Ｖppが供給される。書き込みが行われるワード線
は、その電圧が上記高電圧Ｖppになる。そして、フロー
ティングゲートに電子を注入すべき記憶素子が結合され
たデータ線は、上記同様な高電圧Ｖppにされる。

【００２９】これにより、記憶素子にチャンネル飽和電
流が流れ、データ線に結合されたドレイン近傍のピンチ
オフ領域では高電界により加速された電子がイオン化を
起こし、高エネルギーを持つ電子、いわゆるホットエレ
クトロンが発生する。一方、フローティングゲートは、
ワード線が結合されたコントロールゲートの電圧とドレ
イン電圧、及び基板とフローティングゲート間の容量と
フローティングゲートとコントロールゲートとの容量と
に決まる電圧となり、ホットエレクトロンを誘引して、
フローティングゲートの電位を負にする。これにより、
コントロールゲートが結合されたワード線の電位を選択
状態にしても、非導通状態になるようにする。上記電子
の注入を行わない記憶素子のドレインは、ドレイン近傍
のピンチオフ領域でホットエレクトロンが発生しないよ
うな低いレベルにされる。

【００３０】チップイネーブル信号／ＣＥがロウレベル
で、アウトプットイネーブル信号／ＯＥがロウレベル
で、プログラム信号／ＰＧＭがハイレベルでＶppが書込
み用高電圧なら、ベリファイモードとされ、上記内部信
号ｓｃとｃｅはハイレベルにされる。このベリファイモ
ードでは、各回路ＸＤＣＲ，ＹＤＣＲ及びＤＩＢには、
その動作電圧が上記高電圧Ｖppから電源電圧Ｖccのよう
に切り換えられて供給される。

【００３１】チップイネーブル信号／ＣＥがロウレベル
で、アウトプットイネーブル信号／ＯＥがロウレベル
で、プログラム信号／ＰＧＭがハイレベルでＶppが読み
出し用低電圧（Ｖccと同じレベル）なら、前記説明した
ような読み出しモードとされ、上記内部信号ｓｃとｃｅ
はハイレベルにされる。

【００３２】チップイネーブル信号／ＣＥがロウレベル
で、アウトプットイネーブル信号／ＯＥがハイレベル
で、プログラム信号／ＰＧＭがハイレベルでＶppが高電
圧なら、消去モードとされ、上記内部信号ｃｅはハイレ
ベルにされ、信号ｓｃはロウレベルにされる。なお、外
部端子から消去動作を指示する制御信号を供給して、そ
れをロウレベルにすることにより消去モードを指定して
もよい。

【００３３】この消去モードのとき、Ｘデコーダ回路Ｄ
ＣＲは、全ワード線を接地電位のような非選択レベルに
する。このとき、供給されるＸアドレス信号は、上記制
御回路ＣＯＮＴに供給されて、消去すべきメモリブロッ
クを指定するために用いられる。この場合、アドレス信
号ａｘは、ｎビットを用いて各ビットが上記ｎ分割され
たメモリブロックと一対一対応させるものとしてもよ
い。言い換えるならば、アドレス信号の各ビットが上記
消去信号ｅｒ１〜ｅｒｎと一対一対応されるようにする
ものである。このような構成を採ることによって、ｎ分
割されたメモリブロックのうち、任意のメモリブロック
数のメモリブロックを消去させることができる。すなわ
ち、信号ｅｒ１〜ｅｒｎの組み合わせにより一括消去を
含む多様な部分的消去を実現できるものとなる。

【００３４】上記のように消去モードのときには、全ワ
ード線が接地電位のような非選択レベルであり、上記ア
ドレス信号ａｘの指定により、ソース線ＣＳ１ないしＣ
Ｓｎのいずれか少なくとも１つに消去のための高電圧Ｖ
ppを供給すると、コントロールゲートからソースに向か
う高電界が作用し、記憶素子Ｑ１等のフローティングゲ
ートに蓄積された電子がトンネル現象によってソース線
側に引き抜かれることによって消去動作が行われる。

【００３５】上記のような消去モードのとき、ＭＯＳＦ
ＥＴＱ１８、Ｑ２０をオン状態にしてソース線ＣＳ１〜
ＣＳｎに接地電位を与えると、上記のような高電界が作
用しないから、上記のようなトンネル現象が生じない。
これにより、メモリアレイＭ−ＡＲＹの分割されたメモ
リブロックのうち、ソース線に高電圧Ｖppが与えられた
もののみが部分的に消去されることになる。

【００３６】図２には、この発明の他の一実施例の回路
図が示されている。この実施例では前記同様なＥＥＲＲ
ＯＭにおいて、メモリアレイＭ−ＡＲＹのソース線が共
通化されて、ＰチャンネルＭＯＳＦＥＴＱ１７とＮチャ
ンネルＭＯＳＦＥＴＱ１８とにより、一括して消去電圧
Ｖpp又は書き込み・読み出しのための接地電位が与えら
れる。すなわち、消去制御回路ＥＲＣは、信号ｅｒｃに
より消去モードが指示されると、ＰチャンネルＭＯＳＦ
ＥＴＱ１７をオン状態にしてソース線ＣＳを一括して高
電圧Ｖppにし、それ以外はＮチャンネルＭＯＳＦＥＴＱ
１８をオン状態にして回路の接地電位とする。

【００３７】この場合、メモリアレイＭ−ＡＲＹの部分
的な消去を実現するために、Ｘデコーダ回路ＤＣＲは、
ワード線を部分的に高電圧Ｖpp又は回路の接地電位にす
るものである。すなわち、Ｘデコーダ回路ＤＣＲは、書
き込み動作のときのように１つのワード線を高電圧の選
択レベルとして、残り全部のワード線を回路の接地電位
のような非選択レベルとする動作と異なり、消去を行う
べきメモリブロックに対応したワード線を部分的に非選
択レベルとし、それ以外を高電圧Ｖppとするものであ
る。この構成では、上記非選択レベルとされたワード線
に結合された記憶素子には、前記のような高電界が作用
し、トンネル現象による消去動作が行われる。これに対
して、高電圧Ｖppとされたワード線に結合される記憶素
子には、コントロールゲートとソースとが同電位とな
り、前記のような高電界が印加されないからトンネル現
象を利用した消去動作が行われない。

【００３８】図３には、上記Ｘデコーダ回路ＤＣＲの一
実施例の回路図が示されている。メモリアレイＭ−ＡＲ
Ｙは、点線で示されたようなｎ分割されたメモリブロッ
クＭＢ１ないしＭＢｎから構成される。

【００３９】メモリブロックＭＢ１のワード線Ｗ１，Ｗ
２等の選択信号を形成する単位のデコーダ回路ＵＤＣＲ
の出力信号は対応するノアゲート回路Ｇ２，Ｇ３等の一
方の入力に供給される。これらのノアゲート回路Ｇ２，
Ｇ３等の他方の入力には、上記信号ｅｒを受けるアンド
ゲート回路Ｇ１を介してアドレス信号ａ１が共通に供給
される。すなわち、上記アンドゲート回路Ｇ１の出力信
号は、上記メモリブロックＭＢ１に対応した単位のデコ
ーダ回路の出力分に設けられるノアゲート回路Ｇ２，Ｇ
３等の共通の制御信号とされる。

【００４０】上記ノアゲート回路Ｇ２，Ｇ３の出力信号
は、インバータ回路Ｎ１，Ｎ２を通してレベル変換回路
ＬＶＣ１、ＬＶＣ２を介して対応するワード線Ｗ１，Ｗ
２等に供給される。レベル変換回路ＬＶＣ１は、その具
体的回路が示されているように下記の回路素子から構成
される。インバータ回路Ｎ１の出力信号は、ゲートに定
常的に電源電圧Ｖccが供給されたカット用ＭＯＳＦＥＴ
Ｑ４０を通してＰチャンネルＭＯＳＦＥＴＱ４１のゲー
トに供給される。ＮチャンネルＭＯＳＦＥＴＱ４２のゲ
ートは、特に制限されないが、上記インバータ回路Ｎ１
の出力が直接供給される。この構成に代えて、Ｎチャン
ネルＭＯＳＦＥＴＱ４２のゲートを上記ＰチャンネルＭ
ＯＳＦＥＴＱ４１のゲートと接続してもよい。上記Ｐチ
ャンネルＭＯＳＦＥＴＱ４１のゲートと高電圧端子Ｖpp
との間には、レベル変換出力信号を受けるＰチャンネル
ＭＯＳＦＥＴＱ４３が設けられる。他のレベル変換回路
ＬＶＣ２等も上記同様な回路から構成される。

【００４１】この実施例回路では、上記消去モードを指
示する信号ｅｒがハイレベル（論理“１”）にされる
と、アンドゲート回路Ｇ１がゲートを開いてアドレス信
号ａ１〜ａｎを有効として、各単位回路ＵＤＣＲのデコ
ード出力に代わって各ノアゲート回路Ｇ１，Ｇ２等を介
してレベル変換回路に伝えられる。例えば、アドレス信
号ａ１をハイレベルにすると、ノアゲート回路Ｇ１，Ｇ
２の出力信号がロウレベルになって、メモリブロックＭ
Ｂ１のワード線Ｗ１，Ｗ２等をロウレベルの非選択レベ
ルとしてメモリブロックＭＢ１のメモリセルを消去状態
とする。このとき、レベル変換回路ＬＶＣ１等は、イン
バータ回路Ｎ１の出力信号のハイレベルによりＮチャン
ネルＭＯＳＦＥＴＱ４２がオン状態になり、ワード線Ｗ
１をロウレベルの接地電位とする。上記ワード線Ｗ１の
ロウレベルに応じてＰチャンネルＭＯＳＦＥＴＱ４３が
オン状態となり、ＰチャンネルＭＯＳＦＥＴＱ４１のゲ
ート電圧を高電圧Ｖppとする。これにより、Ｐチャンネ
ルＭＯＳＦＥＴＱ４１はオフ状態にされる。そして、上
記ゲート電圧がＶppとされることに応じてＮチャンネル
ＭＯＳＦＥＴＱ４０がオフ状態となり、高電圧Ｖppから
インバータ回路Ｎ１の動作電圧Ｖccに向かって直流電流
が流れるのを防止できる。

【００４２】また、アドレス信号ａ１をロウレベルにす
ると、ノアゲート回路Ｇ１，Ｇ２の出力信号がハイレベ
ルになって、メモリブロックＭＢ１のワード線Ｗ１，Ｗ
２等をＶppのようなハイレベルとする。すなわち、レベ
ル変換回路ＬＶＣ１等は、インバータ回路Ｎ１の出力信
号のロウレベルによりＰチャンネルＭＯＳＦＥＴＱ４１
がオン状態になり、ワード線Ｗ１を高電圧Ｖppのハイレ
ベルとする。このとき、ＮチャンネルＭＯＳＦＥＴＱ４
２はオフ状態になる。このことは、他のメモリブロック
ＭＢｎ等に対応して一対一対応したアドレス信号ａ２〜
ａｎについても同様である。

【００４３】すなわち、ｎ分割されたメモリブロックＭ
Ｂ１〜ＭＢｎに対応してｎ分割されたデコーダ回路毎
に、ｎビットからなる各アドレス信号がｎ分割された各
デコード部の出力に代わって出力させるため、ｎ分割さ
れたワード線のレベルを、ｎビットからなる各アドレス
信号により一対一に対応して指定することができる。こ
の構成では、前記同様に一括消去を含む多様なメモリブ
ロックの消去動作が可能になるものである。

【００４４】消去動作モード以外のときには、信号ｅｒ
がロウレベルになるので、各ノアゲート回路Ｇ１，Ｇ２
等は単なるインバータ回路として動作し、対応する単位
のデコーダ回路ＵＤＣＲの出力信号を伝えるものとな
る。

【００４５】上記ノアゲート回路Ｇ１やＧ２は、図１の
実施例において、全ワード線を非選択とする場合にも用
いることができる。

【００４６】なお、Ｘデコーダ回路ＤＣＲとしては、上
記信号ｅｒによりアドレス信号の上位２又は３ビットの
ようにＮビットのみを有効にして接地電位のような非選
択レベルとするワード線を指定するものとしてもよい。
この場合には、メモリアレイＭ−ＡＲＹのワード線が４
分割されて、１／４又は１／８のように１／２^N に分割
されたメモリブロックの択一的な消去が可能になる。

【００４７】このように、メモリアレイＭ−ＡＲＹのワ
ード線を複数に分割して、選択的に高電圧Ｖpp／接地電
位とする回路は、種々の実施形態を採ることができるも
のである。なお、上記アドレス信号と一対一でメモリブ
ロックを指定するとき、メモリブロック数に比べてＸア
ドレス信号のビット数が不足するなら、Ｙアドレス信号
を利用するものであってもよい。このことは、前記図１
におけるソース線を指定する場合でも同様である。

【００４８】図６には、上記ソース線選択回路の一実施
例の回路図が示されている。消去時には内部信号ｅｒは
ハイレベルであり、選択されたブロックについてはブロ
ック選択信号ｂｓｎがハイレベルにされる。これによ
り、ナンドゲート回路Ｇ１の出力信号がロウレベルにな
り、インバータ回路Ｎ２を通してハイレベルの出力信号
が形成されるので、ＭＯＳＦＥＴＱ４２はオン状態とな
り、後述するランプレート設定回路の出力信号ｒｐを受
けるＭＯＳＦＥＴＱ４３が徐々にオン状態になるのに対
応して、ノードＶ１の電位が徐々に低下する。上記ノー
ドＶ１の電位の低下に対応してソースフォロワ出力のＰ
チャンネルＭＯＳＦＥＴＱ４４が徐々にオン状態にな
る。これにより、ソース線ＣＳｎにはノードＶ１の電位
に対応して変化する高電圧Ｖppが給電される。このと
き、ナンドゲート回路Ｇ１、インバータ回路Ｎ１及びＮ
２を通した信号を受けるＭＯＳＦＥＴＱ４５はオフ状態
である。

【００４９】消去終了時又はブロック切り換え時にＰチ
ャンネル負荷ＭＯＳＦＥＴＱ４４と駆動ＭＯＳＦＥＴＱ
４５との間に貫通電流が流れる可能性が生じるため、駆
動ＭＯＳＦＥＴＱ４５がオン状態になるタイミングに約
１０ｎｓ程度を遅延をインバータ回路Ｎ１とＮ２及びキ
ャパシタＣ５とＣ６とにより設けて、これを防止してい
る。逆の動作時にも同様に貫通電流が流れる可能性があ
るが、この場合にはＭＯＳＦＥＴＱ３がオン状態になる
タイミングに前記ランプレート設定回路による遅延が十
分に存在するため問題はない。

【００５０】図４には、上記ソース線に供給される消去
用の高電圧を発生させるランプ電圧発生回路の一実施例
の回路図が示されている。前記のように記憶素子のソー
スに高電圧を供給して消去動作を行う場合、ソース線に
対して外部電源ＶppをスイッチＭＯＳＦＥＴＱ１７等に
より直接的に供給する構成では、消去動作開始と同時に
ソース線の電位が高電圧Ｖpp（約１２Ｖ）のような高電
圧になってしまう。このとき、消去を行うべき記憶素子
のフローティングゲートに電子が蓄積されているもので
あるから、フローティングゲートは接地電位以下の負の
電位を持つ。それ故、フローティングゲートとソースと
の間で過大な高電界が作用し、フローティングゲートと
ソースとの間の絶縁膜を劣化ないし破壊させる虞れがあ
り、例えば記憶素子の保持特性を劣化させる等信頼性の
点で問題がある。

【００５１】そこで、この実施例では、前記のような消
去動作を行うスイッチＭＯＳＦＥＴＱ１７（Ｑ１９）等
のゲートに供給される制御信号は、次の回路により形成
される。

【００５２】ＰチャンネルＭＯＳＦＥＴＱ２２、Ｑ２
４、及びＱ２６とＮチャンネルＭＯＳＦＥＴＱ２３、Ｑ
２５及びＱ２７は、それぞれＣＭＯＳインバータ回路を
構成し、特に制限されないが、ＣＭＯＳインバータ回路
（Ｑ２２とＱ２３）の出力信号は、抵抗Ｒ１とキャパシ
タＣ１からなる遅延回路を介してＣＭＯＳインバータ回
路（Ｑ２４とＱ２５）の入力に供給される。このＣＭＯ
Ｓインバータ回路（Ｑ２４とＱ２５）の出力信号は、抵
抗Ｒ２とキャパシタＣ２からなる遅延回路を介してＣＭ
ＯＳインバータ回路（Ｑ２６とＱ２７）の入力に供給さ
れる。このＣＭＯＳインバータ回路（Ｑ２６とＱ２７）
の出力信号は、上記ＣＭＯＳインバータ回路（Ｑ２２と
Ｑ２３）の入力に帰還されることにより、リングオシレ
ータＯＳＣを構成する。この実施例では、低消費電力化
を図るために、上記ＣＭＯＳインバータ回路のＰチャン
ネルＭＯＳＦＥＴＱ２２、Ｑ２４及びＱ２６のソースに
供給される動作電圧は、Ｐチャンネル型のパワースイッ
チＭＯＳＦＥＴＱ３２を介して供給される。また、ＣＭ
ＯＳインバータ回路（Ｑ２２とＱ２３）の入力と回路の
接地電位点との間には、リセット用のＮチャンネルＭＯ
ＳＦＥＴＱ２１が設けられる。上記パワースイッチＭＯ
ＳＦＥＴＱ３２とリセット用ＭＯＳＦＥＴＱ２１のゲー
トには、消去動作信号ｅｒが供給される。

【００５３】上記リングオシレータＯＳＣの出力信号
は、ＰチャンネルＭＯＳＦＥＴＱ２８，Ｑ３０及びＮチ
ャンネルＭＯＳＦＥＴＱ２９，Ｑ３１からそれぞれ構成
される縦列形態のＣＭＯＳインバータ回路を通して、周
期的な相補パルスＣＫ，／ＣＫとして出力される。

【００５４】パルスＣＫは、電源電圧Ｖccをキャパシタ
Ｃ３に伝える伝送ゲートＭＯＳＦＥＴＱ３３のゲートに
伝えられる。パルス／ＣＫは、上記キャパシタＣ３にチ
ャージアップされた電荷をキャパシタＣ４に伝える伝送
ゲートＭＯＳＦＥＴＱ３４のゲートに伝えられる。上記
キャパシタＣ４の容量値は、キャパシタＣ３の容量値に
比べて十分大きな容量値を持つように設定される。キャ
パシタＣ４は、上記信号ｅｒを受けるリセット用ＭＯＳ
ＦＥＴＱ３７が並列に設けられる。

【００５５】上記キャパシタＣ４の保持電圧Ｖ１は、そ
のソースに接地電位が与えられたＮチャンネルＭＯＳＦ
ＥＴＱ３６のゲートに伝えられる。このＭＯＳＦＥＴＱ
３６のドレインと高電圧Ｖppとの間には、Ｐチャンネル
ＭＯＳＦＥＴＱ３５が接続される。ＰチャンネルＭＯＳ
ＦＥＴＱ３５は、そのゲートに定常的に回路の接地電位
が与えられることによって抵抗素子として作用する。そ
して、上記ＭＯＳＦＥＴＱ３５とＱ３６の分圧電圧Ｖ２
が、上記のようにソース線ＣＳに消去電圧を与えるＭＯ
ＳＦＥＴＱ１７等のゲートに供給される駆動電圧とされ
る。

【００５６】次に、この実施例回路の動作を、図５に示
した動作波形図を参照して説明する。信号ｅｒをロウレ
ベルにすると、ＮチャンネルＭＯＳＦＥＴＱ２１がオフ
状態に、パワースイッチＭＯＳＦＥＴＱ３２がオン状態
になるので、リングオシレータが発振動作を開始して、
パルスＣＫ，／ＣＫが交互にハイレベルとロウレベルに
変化する。パルスＣＫがハイレベルのとき、伝送ゲート
ＭＯＳＦＥＴＱ３３がオン状態になって、キャパシタＣ
３が電源電圧Ｖcc−Ｖth（ＶthはＭＯＳＦＥＴＱ３３の
しきい値電圧）にチャージアップされる。パルス信号／
ＣＫがハイレベルになると、伝送ゲートＭＯＳＦＥＴＱ
３３に代わってＭＯＳＦＥＴＱ３４がオン状態になるた
め、キャパシタＣ３とキャパシタＣ４で電荷分散（チャ
ージシェア）が行われる。キャパシタＣ４は信号ｅｒが
ハイレベルのときにオン状態にされるＭＯＳＦＥＴＱ３
７によってディスチャージされているので、上記電荷分
散により伝えられた電荷に応じた電位Ｖ１を持つものと
なる。

【００５７】上記パルスＣＫ，／ＣＫが繰り返して発生
されので、上記電荷分散によりキャパシタＣ４の電位Ｖ
１が階段波状態に徐々に高くなる。このでんあいＶ１の
電位の上昇に応じてＭＯＳＦＥＴＱ３６のコンダクタン
スが徐々に大きくなる。それ故、ＭＯＳＦＥＴＱ３５と
のコンダクタンス比により決定さるドレイン出力Ｖ２
は、高電圧Ｖppから接地電位に向かって徐々に低下す
る。このような電圧Ｖ２の低下に応じてＭＯＳＦＥＴＱ
１７のコンダクタンスも徐々に大きくされるため、ソー
ス線ＣＳに供給される消去電圧は階段波状の電圧Ｖ１に
対応したランプレートも持って高くされる。

【００５８】このような消去電圧の供給により、消去さ
れる記憶素子のフローティングゲートとソースとの間が
トンネル現象に必要な高い電圧となったときから電荷の
引き抜きが開始される。それ故、ソースの電位が最終的
に高電圧Ｖppになった時にはフローティングゲートに蓄
積されていた電荷のうちある程度の電荷量が既に引き抜
かれているため、フローティングゲートとソースとの間
で過度の高電界が発生することが防止できる。これによ
り、消去動作に伴うフローティングゲートとソースとの
間の絶縁膜等の劣化ないし破壊を防止でき、素子の高信
頼性を保証することができる。

【００５９】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、 （１） コントロールゲートとフローティングゲートと
を備えた不揮発性半導体記憶素子がマトリックス配置さ
れてなるメモリアレイに対して、ソース線を複数のブロ
ックに分割して構成し、全ワード線を非選択状態として
各ブロック毎に選択的に消去用の高電圧を供給すること
により、ブロック毎の消去動作が可能になるという効果
が得られる。

【００６０】（２） コントロールゲートとフローティ
ングゲートとを備えた不揮発性半導体記憶素子がマトリ
ックス配置されてなるメモリアレイに対して、ワード線
を複数ブロックに分割して、メモリアレイのソース線に
消去用の電圧を供給した状態で、各ブロック毎のワード
線を接地電位レベルにすることにより、ブロック毎の消
去動作が可能になるという効果が得られる。

【００６１】（３） 上記ブロック毎の消去を行うため
の制御信号として、アドレス信号と一対一に対応した信
号を形成することにより、一括消去を含む多様なブロッ
クの組み合わせによる消去動作が可能になるとう効果が
得られる。

【００６２】（４） 消去を行う不揮発性半導体記憶素
子のソースが結合されるソース線の電位を低電圧から徐
々に高電圧に上昇させるランプレートを持たせることに
より、ソース電圧が高電圧Ｖppに達するまでに既にトン
ネル現象による電荷の引き抜きが行われるため、フロー
ティングゲートとソースとの間に過度の強電界が印加さ
れることを防止できる。これにより、素子の高信頼性を
保証することができるという効果が得られる。

【００６３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
ソース線とワード線とをそれぞれ分割して、その組み合
わせにより消去すべきメモリブロックを指定するもので
あってもよい。記憶素子としては、ＥＰＲＯＭに用いら
れるスタックドゲート構造のＭＯＳトランジスタの他、
書き込み動作もトンネル現象を用いるＦＬＯＴＯＸ型の
不揮発性記憶素子を用いるものであってもよい。書き込
み／消去用の高電圧Ｖppは、内部回路により構成される
図７に示すような電源電圧Ｖccと前記図４に示した回路
と同様な構成の発振回路ＯＳＣにより形成されるタイミ
ングパルスＣＰ，／ＣＰと電源電圧Ｖccを受けるダイオ
ード形態のＭＯＳＦＥＴＱ５１ないしＱ６６と、キャパ
シタＣ１１ないしＣ１８からなるチャージポンプ回路を
用い、上記電源電圧Ｖccを昇圧して形成するものであっ
てもよい。

【００６４】記憶装置に供給される外部制御信号は、種
々の実施形態を採ることができるものである。前記のよ
うに消去すべき記憶素子のソースに供給される高電圧に
ランプレートを持たせる構成は、上記電荷分散による回
路を用いることの他、キャパシタと抵抗からなる時定数
回路や、演算増幅回路の利用した積分回路、カウンタ回
路とその計数出力を受けるＤ／Ａ変換回路等種々の実施
形態を採ることができるものである。このようにランプ
レートを持つ高電圧で消去が行われるＥＥＰＲＯＭは、
前記従来技術のように一括消去モードしか持たないもの
であってもよい。

【００６５】ＥＥＰＲＯＭを構成するメモリアレイやそ
の周辺回路の具体的回路構成は、種々の実施形態を採る
ことができるものである。さらに、ＥＥＰＲＯＭ等は、
マイクロコンピュータ等のようなディジタル半導体集積
回路装置に内蔵されるものであってもよい。

【００６６】この発明は、ＥＰＲＯＭに用いられるよう
なスタックドゲート構造の不揮発性記憶素子や、ＦＬＯ
ＴＯＸ型の記憶素子を用いる不揮発性半導体記憶装置に
広く利用できるものである。

【００６７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、不揮発性半導体記憶素子の
コントロールゲートが結合されたワード線と、上記不揮
発性半導体記憶素子のソースが結合されるソース線との
間に選択的に高電圧を作用させてフローティングゲート
に蓄積された電荷をソース線側に引き抜くようにするこ
とにより、部分的な消去が可能となる。また、消去を行
う不揮発性半導体記憶素子のソースが結合されるソース
線の電位を低電圧から徐々に高電圧に上昇させるランプ
レートを持たせることにより、フローティングゲートと
ソースとの間に過度の強電界が作用するのを防止するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るＥＥＰＲＯＭの一実施例を示す
回路図である。

【図２】この発明に係るＥＥＰＲＯＭの他の一実施例を
示す回路図である。

【図３】上記ＥＥＰＲＯＭのデコーダ回路の一実施例を
示す回路図である。

【図４】ソース線に供給される消去用の高電圧を発生さ
せるランプ電圧発生回路の一実施例を示す回路図であ
る。

【図５】ランプ電圧発生回路の動作を説明するための波
形図である。

【図６】ソース線選択回路の一実施例を示す回路図であ
る。

【図７】内蔵される高電圧発生回路の一実施例を示す回
路図である。

【符号の説明】

ＸＡＤＢ，ＹＡＤＢ・・アドレスバッファ、ＸＤＣＲ・
・Ｘアドレスデコーダ、ＵＤＣＲ・・単位回路、ＹＤＣ
Ｒ・・Ｙアドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレ
イ、ＰＡ・・初段増幅回路、ＳＡ・・センスアンプ、Ｄ
ＩＢ・・データ入力バッファ、ＤＯＢ・・データ出力バ
ッファ、ＣＯＮＴ・・タイミング制御回路、ＥＲＣ、Ｅ
ＲＣ１〜ＥＲＣｎ・・消去制御回路、ＭＢ１〜ＭＢｎ・
・メモリブロック、ＬＶＣ１，ＬＶＣ２・・レベル変換
回路、ＯＳＣ・・リングオシレータ、Ｇ１・・ナンドゲ
ート回路、Ｎ１〜Ｎ３・・インバータ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 武藤 匡志 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 窪田 康郎 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊澤 和人 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コトロールゲート、ソース及びフローテ
   ィングゲートを持つ不揮発性半導体記憶トランジスタを
   複数個持つメモリアレイを含む不揮発性半導体記憶装置
   であって、 消去されるべき上記不揮発性半導体記憶トランジスタの
   上記コントロールゲートに接合されるワード線をグラン
   ド電位に設定し、上記フローティングゲート内に格納さ
   れた電荷を上記ソースに引き抜くしきい値電圧変更のた
   めの動作モードにおいて、 上記不揮発性記憶トランジスタのソースに結合されるソ
   ース線電位は、ランプ比に従って低い電位から高い電位
   に徐々に上げられ、 上記ソース線に供給されるべき上記高い電位は、電荷が
   周期的なパルススイッチ素子によってスイッチ制御され
   るスイッチ素子を介して比較的大きな容量比を持つ少な
   くとも２つの容量の間で転送される方法において徐々に
   上がるコントロール電圧に基づいて形成されることを特
   徴とする不揮発性半導体記憶装置。