JP2694205B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置に関し、例えば
１素子/1ビット構成の電気的に書き換え可能なフローテ
ィングゲート型不揮発性記憶装置に利用して有効な技術
に関するものである。

〔従来の技術〕

１素子/1ビット構成の書き換え可能なフローティング
ゲート型不揮発性記憶装置の消去方法に関しては、例え
ばアイエスエシシーシー 88 ダイジェスト オブ テ
クニカル ペーパーズ 頁132−133（ISSCC 88 Digest
of Technical Papers PP132−133）において論じられて
いるように、EPROM（イレーザブル＆プログラマブル・
リード・オンリー・メモリ）と同様に全ビット共通のソ
ース線に高電圧を印加して消去を行うものである。そし
て、この消去用の高電圧は外部電源を直接印加するもの
である。

〔発明が解決しようとする課題〕

上記のフローティングゲート型不揮発性記憶装置で
は、ソース線が全ビット共通であるために、消去モード
としては一括消去の単一モードであり部分的な消去がで
きない。また、その消去動作のときに、ソース線に外部
電源を直接印加するものであるため、ソース線の電位の
立ち上がりが急峻となり、不揮発性半導体記憶素子のフ
ローティングゲートとソースとの間の高い電界が加わる
こととなり、フローティングゲートとソース間の絶縁膜
等を劣化ないし破壊させる虞れがあり、情報保持動作の
信頼性に重大な悪影響を与える。

この発明の目的は、メモリアレイの部分的な消去を可
能にした不揮発性半導体記憶装置を提供することにあ
る。

この発明の他の目的は、消去動作に伴う信頼性の低下
を防止した不揮発性半導体記憶装置を提供することにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
不揮発性半導体記憶素子のコントロールゲートが結合さ
れたワード線と、上記不揮発性半導体記憶素子のソース
が結合されるソース線との間に選択的に高電圧を作用さ
せてフローティングゲートに蓄積された電荷をソース線
側に引き抜くようにする。また、消去を行う不揮発性半
導体記憶素子のソースが結合されるソース線の電位を低
電圧から徐々に高電圧に上昇させるランプレートを持た
せる。

〔作 用〕

上記した手段によれば、ソース線の分割又はワード線
の分割に応じて部分的な消去が可能となり、消去用の高
電圧としてランプレートを持たせるものであるため、フ
ローティングゲートとソースとの間に過度の強電界が作
用するのを防止することができる。

〔実施例１〕 第１図には、この発明が適用されたEEPROMのメモリア
レイ部の一実施例の回路図が示されている。同図の各回
路素子は、特に制限されないが、公知のCMOS（相補型MO
S）集積回路の製造技術によって、１個の単結晶シリコ
ンのような半導体基板上において形成される。

特に制限されないが、集積回路は、単結晶Ｐ型シリコ
ンからなる半導体基板に形成される。ＮチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＰチャンネルMOSFETは、上記半導体基板表面に形
成されたＮ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＮチャンネル
MOSFETの共通の基板ゲートを構成し、回路の接地電位が
供給される。Ｎ型ウェル領域は、その上に形成されたＰ
チャンネルMOSFETの基板ゲートを構成する。Ｐチャンネ
ルMOSFETの基板ゲートすなわちＮ型ウェル領域は、電源
電圧Vccに結合される。

あるいは、集積回路は、単結晶Ｎ型シリコンからなる
半導体基板上に形成してもよい。この場合、Ｎチャンネ
ルMOSFETと不揮発性記憶素子はＰ型ウェル領域に形成さ
れ、ＰチャンネルMOSFETはＮ型基板上に形成される。

得に制限されないが、この実施例のEEPROMは、外部端
子から供給されるX,Yアドレス信号AX,AYを受けるアドレ
スバッファを通して形成された相補アドレス信号がアド
レスデコーダDORに供給される。同図では、アドレスバ
ッファとアドレスデコーダとが同じ回路ブロックXADB・
DCR,YADB・DCRとしてそれぞれ示されている。特に制限
されないが、上記アドレスバッファXADB,YADBは、内部
チップ選択ceにより活性化され、外部端子からのアドレ
ス信号AX,AYを取り込み、外部端子から供給されたアド
レス信号と同相の内部アドレス信号と逆相のアドレス信
号とからなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）DCRは、アドレス
バッファXADBの相補アドレス信号に従ったメモリアレイ
Ｍ−ARYのワード線Ｗの選択信号を形成する。

カラム（Ｙ）アドレスデコーダ（Ｙ）DCRは、アドレ
スバッファYADBの相補アドレス信号に従ったメモリアレ
イＭ−ARYのデータ線Ｄの選択信号を形成する。

上記メモリアレイＭ−ARYは、コントロールゲートと
フローティングゲートを有するスタックドゲート構造の
記憶素子（不揮発性メモリ素子・・MOSFETQ1〜Q6）と、
ワード線W1,W2・・・、及びデータ線D1〜Dnとにより構
成されている。上記記憶素子は、特に制限されないが、
EPROMの記憶素子と類似の構造とされる。ただし、その
消去動作が後述するようにフローティングゲートとソー
ス線に結合されるソース間のトンネル現象を利用して電
気的に行われる点が、従来の紫外線を用いたEPROMの消
去方法と異なる。

メモリアレイＭ−ARYにおいて、同じ行に配置された
記憶素子Q1〜Q3（Q4〜Q6）のコントロールゲートは、そ
れぞれ対応するワード線W1（W2）に接続され、同じ列に
配置された記憶素子Q1,Q4〜Q3,Q6のドレインは、それぞ
れ対応するデータ線D1〜Dnに接続されている。上記記憶
素子のソースは、ソース線CS1ないしCSnに結合される。
すなわち、この実施例では、１つのメモリアレイＭ−AR
Yにおいて、部分的な消去を可能にするために、マトリ
ックス配置される記憶素子が縦方向にｎブロックに分割
されて各ブロック毎に上記代表として例示的に示されて
いるソース線CS1、CSnが設けられる。上記ソース線CS1
〜CSnには、書き込み／読み出し動作のときオン状態に
なってソース線CS1〜CSnに回路の接地電位を与えるＮチ
ャンネルMOSFET18、Q20と、消去のための高電圧Vppを供
給するＰチャンネルMOSFETQ17、Q19が設けられる。これ
らのMOSFETQ17とQ18、及びQ19とQ20等は、消去制御回路
ERC1〜ERCnによりスイッチ制御される。消去制御回路ER
C1〜ERCnは、後述するような消去信号er1〜ernを受け
て、信号er1〜ernがハイレベルとされる消去モードのと
き、上記ＰチャンネルMOSFETQ17、Q19等をオン状態にす
る。上記信号er1〜ernがロウレベルの消去モード以外で
はＮチャンネルMOSFETQ18、Q20等をオン状態にさせるも
のである。これにより、消去制御回路ERC1〜ERCnは、上
記ソース線CS1〜CSnに対して選択的に消去動作のための
高電圧Vppと書き込み／読み出し等のための接地電位を
与える。なお、メモリアレイＭ−ARYの全体を一括消去
動作を行う場合には信号er1〜ernを全てハイレベルにす
ることにより、上記スイッチMOSFETQ17、Q19等を全てオ
ン状態にして、消去用の高電圧を全メモリセルのソース
に供給するようにすればよい。

特に制限されないが、消去を行う際当該ブロックのデ
ータ線はフローティング状態あるいは選択ゲート（MOSF
ETQ22）を通して消去制御回路に接続される。

特に制限されないが、８ビットの単位での書き込み／
読み出しを行うため、上記メモリアレイＭ−ARYは、合
計で組設けられるよう構成される。同図においては、上
記のようなｎ分割されたメモリブロックを持つ１つのメ
モリアレイＭ−ARYが代表として例示的に示されてい
る。

上記１つのメモリアレイＭ−ARYを構成する各データ
線D1〜Dnは、上記アドレスデコーダDCR（Ｙ）によって
形成された選択信号を受けるカラム（列）選択スイッチ
MOSFETQ7〜Q9を介して、共通データ線CDに接続される。
共通データ線CDは、各メモリブロックに対応して設けら
れる。共通データ線CDには、外部端子I/Oから入力され
る書込み信号を受ける書込み用のデータ入力バッファDI
Bの出力端子がスイッチMOSFETQ21を介して接続される。
同様に他のメモリアレイＭ−ARYに対しても、上記同様
なカラム選択回路スイッチMOSFETが設けられ、それに対
応したアドレスデコーダにより選択信号が形成される。

上記メモリアレイＭ−ARYに対応して設けられる共通
データ線CDには、スイッチMCSFETQ16を介してセンスア
ンプSAの入力段回路を構成し、次に説明する初段増幅回
路PAの入力端子に結合される。

上記例示的に示されている共通データ線CDは、読み出
し制御信号scによりオン状態にされるMOSFETQ16を通し
て、そのソースが接続されたＮチャンネル型の増幅MOSF
ETQ11のソースに接続される。この増幅MOSFETQ11のドレ
インと電源電圧端子Vccとの間には、そのゲートに回路
の接地電位の印加されたＰチャンネル型の負荷MOSFETQ1
2が設けられる。上記負荷MOSFETQ12は、読み出し動作の
ために共通データ線CDにプリチャージ電流を流すような
動作を行う。

上記増幅MOSFETQ11の感度を高くするため、スイッチM
OSFETQ16を介した共通データ線CDの電圧は、Ｎチャンネ
ル型の駆動MOSFETQ13とＰチャンネル型の負荷MOSFETQ14
とからなる反転増幅回路の入力である駆動MOSFETQ13の
ゲートに供給される。この反転増幅回路の出力電圧は、
上記増幅MOSFETQ11のゲートに供給される。さらに、セ
ンスアンプの非動作期間での無駄な電流消費を防止する
ため、上記増幅MOSFETQ11のゲートと回路の接地電位点
との間には、ＮチャンネルMOSFETQ15が設けられる。こ
のMOSFETQ15と上記ＰチャンネルMOSFETQ14のゲートに
は、共通にセンスアンプの動作タイミング信号▲▼
が供給される。

メモリセルの読み出し時において、センスアンプ動作
タイミング信号▲▼はロウレベルにされ、MOSFETQ1
4はオン状態に、MOSFETQ15はオフ状態にされる。メモリ
セルは、書込みデータに従って、ワード線の選択レベル
に対して高いしきい値電圧か又は低いしきい値電圧を持
つものである。

各アドレスデコーダＸ−DCR,Y−DCRによって選択され
たメモリセルがワード線が選択レベルにされているにも
かかわらずオフ状態にされている場合、共通データ線CD
は、MOSFETQ12とQ11からの電流供給によって比較的ハイ
レベルにされる。一方、選択されたメモリセルがワード
線選択レベルによってオン状態にされている場合、共通
データ線CDは比較的ロウレベルにされる。

この場合、共通データ線CDのハイレベルは、このハイ
レベルの電位を受ける反転増幅回路により形成された比
較的低いレベルの出力電圧がMOSFETQ11のゲートに供給
されることによって比較的低い電位に制限される。一
方、共通データ線CDのロウレベルは、このロウレベルの
電位を受ける反転増幅回路により形成された比較的高い
レベルの電圧がMOSFETQ11のゲートに供給されることに
よって比較的高い電位に制限される。このような共通デ
ータ線CDのハイレベルとロウレベルとを制限すると、こ
の共通データ線CD等に信号変化速度を制限する浮遊容量
等の容量が存在するにかかわらずに、読み出しの高速化
を図ることができる。すなわち、複数のメモリセルから
のデータを次々に読み出すような場合において共通デー
タ線CDの一方のレベルが他方のレベルへ変化させられる
までの時間を短くすることができる。このような高速読
み出し動作のためには、上記負荷MOSFETQ12のコンダク
タンスは比較的大きく設定される。

なお、上記増幅用のMOSFETQ11は、ゲート接地型ソー
ス入力の増幅動作を行い、その出力信号をCMOSインバー
タ回路によって構成されたセンスアンプSAに伝える。そ
して、このセンスアンプSAの出力信号は、対応したデー
タ出力バッファDOBによって、得に制限されないが、増
幅されて上記外部端子I/Oから送出される。また、上記
外部端子I/Oから供給される書き込み信号は、データ入
力バッファDIBを介して、上記共通データ線CDに伝えら
れる。他のメモリブロックに対応した共通データ線と外
部端子との間においても、上記同様な入力段回路及びセ
ンスアンプ並びにデータ出力バッファからなる読み出し
回路と、データ入力バッファからなる書き込み回路とが
それぞれ設けられる。

タイミング制御回路CONTは、特に制限されないが、外
部端子▲▼，▲▼，▲▼及びVppに供給
されるチップイネーブル信号，アウトプットイネーブル
信号，プログラム信号及び書込み／消去用高電圧と内部
のＸアドレス信号axとに応じて、内部制御信号ce,sc等
の内部タイミング信号、消去信号er1〜ern及びアドレス
デコーダに選択的に供給する読み出し用低電圧Vcc/書き
込み用高電圧Vcc等を形成する。

書き込み／消去用高電圧Vppが供給された状態におい
て、チップイネーブル信号▲▼がロウレベルで、ア
ウトプットイネーブル信号▲▼がハイレベルで、プ
ログラム信号▲▼がロウレベルなら、書き込みモ
ードとされ、上記内部信号ceはハイレベルにされる。そ
して、アドレスデコーダ回路XDCR,YDCR及びデータ入力
回路DIBには、その動作電圧として高電圧Vppが供給され
る。書き込みが行われるワード線は、その電圧が上記高
電圧Vppになる。そして、フローティングゲートに電子
を注入すべき記憶素子が結合されたデータ線は、上記同
様な高電圧Vppにされる。これにより、記憶素子にチャ
ンネル飽和電流が流れ、データ線に結合されたドレイン
近傍のピンチオフ領域では高電界により加速された電子
がイオン化を起こし、高エネルギーを持つ電子、いわゆ
るホットエレクトロンが発生する。一方、フローティン
グゲートは、ワード線が結合されたコントロールゲート
の電圧とドレイン電圧、及び基板とフローティングゲー
ト間の容量とフローティングゲートとコントロールゲー
トとの容量とに決まる電圧となり、ホットエレクトロン
を誘引して、フローティングゲートの電位を負にする。
これにより、コントロールゲートが結合されたワード線
の電位を選択状態にしても、非導通状態になるようにす
る。上記電子の注入を行わない記憶素子のドレインは、
ドレイン近傍のピンオフ領域でホットエレクトロンが発
生しないような低いレベルにされる。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がロウレベルで、プロ
グラム信号PGMがハイレベルでVppが書込み用高電圧な
ら、ベリファイモードとされ、上記内部信号scとceはハ
イレベルにされる。このベリファイモードでは、各回路
XDCR,YDCR及びDIBには、その動作電圧が上記高電圧Vpp
から電源電圧Vccのように切り換えられて供給される。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がロウレベルで、プロ
グラム信号▲▼がハイレベルでVppが読み出し用
低電圧（Vccと同じレベル）なら、前記説明したような
読み出しモードとされ、上記内部信号scとceはハイレベ
ルにされる。

チップイネーブル信号▲▼がロウレベルで、アウ
トプットイネーブル信号▲▼がハイレベルで、プロ
グラム信号▲▼がハイレベルでVppが高電圧な
ら、消去モードとされ、上記内部信号ceはハイレベルに
され、信号scはロウレベルにされる。なお、外部端子か
ら消去動作を指示する制御信号を供給して、それをロウ
レベルにすることにより消去モードを指定してもよい。

この消去モードのとき、Ｘデコーダ回路DCRは、全ワ
ード線を接地電位のような非選択レベルにする。このと
き、供給されるＸアドレス信号は、上記制御回路CONTに
供給されて、消去すべきメモリブロックを指定するため
に用いられる。この場合、アドレス信号axは、ｎビット
を用いて各ビットが上記ｎ分割されたメモリブロックと
一対一対応させるものとしてもよい。言い換えるなら
ば、アドレス信号の各ビットが上記消去信号er1〜ernと
一対一対応されるようにするものである。このような構
成を採ることによって、ｎ分割されたメモリブロックの
うち、任意のメモリブロック数のメモリブロックを消去
させることができる。すなわち、信号er1〜ernの組み合
わせにより一括消去を含む多様な部分的消去を実現でき
るものとなる。

上記のように消去モードのときには、全ワード線が接
地電位のような非選択レベルであり、上記アドレス信号
axの指定により、ソース線CS1ないしCSnのいずれか少な
くとも１つに消去のための高電圧Vppを供給すると、コ
ントロールゲートからソースに向かう高電界が作用し、
記憶素子Q1等のフローティングゲートに蓄積された電子
がトンネル現象によってソース線側に引き抜かれること
によって消去動作が行われる。

上記のような消去モードのとき、MOSFETQ18、Q20をオ
ン状態にしてソース線CS1〜CSnに接地電位を与えると、
上記のような高電界が作用しないから、上記のようなト
ンネル現象が生じない。これにより、メモリアレイＭ−
ARYの分割されたメモリブロックのうち、ソース線に高
電圧Vppが与えられたもののみが部分的に消去されるこ
とになる。

第２図には、この発明の他の一実施例の回路図が示さ
れている。

この実施例では前記同様なEERROMにおいて、メモリア
レイＭ−ARYのソース線が共通化されて、ＰチャンネルM
OSFETQ17とＮチャンネルMOSFETQ18とにより、一括して
消去電圧Vpp又は書き込み／読み出しのための接地電位
が与えられる。すなわち、消去制御回路ERCは、信号erc
により消去モードが指示されると、ＰチャンネルMOSFET
Q17をオン状態にしてソース線CSを一括して高電圧Vppに
し、それ以外はＮチャンネルMOSFETQ18をオン状態にし
て回路の接地電位とする。

この場合、メモリアレイＭ−ARYの部分的な消去を実
現するために、Ｘデコーダ回路DCRは、ワード線を部分
的に高電圧Vpp/又は回路の接地電位にするものである。
すなわち、Ｘデコーダ回路DCRは、書き込み動作のとき
のように１つのワード線を高電圧の選択レベルとして、
残り全部のワード線を回路の接地電位のような非選択レ
ベルとする動作と異なり、消去を行うべきメモリブロッ
クに対応したワード線を部分的に非選択レベルとし、そ
れ以外を高電圧Vppとするものである。この構成では、
上記非選択レベルとされたワード線に結合された記憶素
子には、前記のような高電界が作用し、トンネル現象に
よる消去動作が行われる。これに対して、高電圧Vppと
されたワード線に結合される記憶素子には、コントロー
ルゲートとソースとが同電位となり、前記のような高電
圧が印加されないからトンネル現象を利用した消去動作
が行われない。

第３図には、上記Ｘデコーダ回路DCRの一実施例の回
路図が示されている。

メモリアレイＭ−ARYは、点線で示されたようなｎ分
割されたメモリブロックMB1ないしMBnから構成される。

メモリブロックMB1のワード線W1,W2等の選択信号を形
成する単位のデコーダ回路UDCRの出力信号は対応するノ
アゲート回路G2,G3等の一方の入力に供給される。これ
らのノアゲート回路G2,G3等の他方の入力には、上記信
号erを受けるアンドゲート回路G1を介してアドレス信号
a1が共通に供給される。すなわち、上記アンドゲート回
路G1の出力信号は、上記メモリブロックMB1に対応した
単位のデコーダ回路の出力分に設けられるノアゲート回
路G2,G3等の共通の制御信号とされる。

上記ノアゲート回路G2,G3の出力信号は、インバータ
回路N1,N2を通してレベル変換回路LVC1、LVC2を介して
対応するワード線W1,W2等に供給される。レベル変換回
路LVC1は、その具体的回路が示されているように下記の
回路素子から構成される。インバータ回路N1の出力信号
は、ゲートに定常的に電源電圧Vccが供給されたカット
用MOSFETQ40を通してＰチャンネルMOSFETQ41のゲートに
供給される。ＮチャンネルMOSFETQ42のゲートは、特に
制限されないが、上記インバータ回路N1の出力が直接供
給される。この構成に代えて、ＮチャンネルMOSFETQ42
のゲートを上記ＰチャンネルMOSFETQ41のゲートと接続
してもよい。上記ＰチャンネルMOSFETQ41のゲートと高
電圧端子Vppとの間には、レベル変換出力信号を受ける
ＰチャンネルMOSFETQ43が設けられる。他のレベル変換
回路LVC2等も上記同様な回路から構成される。

この実施例回路では、上記消去モードを指示する信号
erがハイレベル（論理“1"）にされると、アンドゲート
回路G1がゲートを開いてアドレス信号a1〜anを有効とし
て、各単位回路UDCRのデコード出力に代わって各ノアゲ
ート回路G1,G2等を介してレベル変換回路に伝えられ
る。例えば、アドレス信号a1をハイレベルにすると、ノ
アゲート回路G1,G2の出力信号がロウレベルになって、
メモリブロックMB1のワード線W1,W2等をロウレベルの非
選択レベルとしてメモリブロックMB1のメモリセルを消
去状態とする。このとき、レベル変換回路LVC1等は、イ
ンバータ回路N1の出力信号のハイレベルによりＮチャン
ネルMOSFETQ42がオン状態になり、ワード線W1をロウレ
ベルの接地電位とする。上記ワード線W1のロウレベルに
応じてＰチャンネルMOSFETQ43がオン状態となり、Ｐチ
ャンネルMOSFETQ41のゲート電圧を高電圧Vppとする。こ
れにより、ＰチャンネルMOSFETQ41はオフ状態にされ
る。そして、上記ゲート電圧がVppとされることに応じ
てＮチャンネルMOSFETQ40がオフ状態となり、高電圧Vpp
からインバータ回路N1の動作電圧Vccに向かって直流電
流が流れるのを防止できる。

また、アドレス信号a1をロウレベルにすると、ノアゲ
ート回路G1,G2の出力信号がハイレベルになって、メモ
リブロックMB1のワード線W1,W2等をVppのようなハイレ
ベルとする。すなわち、レベル変換回路LVC1等は、イン
バータ回路N1の出力信号のロウレベルによりＰチャンネ
ルMOSFETQ41がオン状態になり、ワード線W1を高電圧Vpp
のハイレベルとする。このとき、ＮチャンネルMOSFETQ4
2はオフ状態になる。このことは、他のメモリブロックM
Bn等に対応して一対一対応したアドレス信号a2〜anにつ
いても同様である。

すなわち、ｎ分割されたメモリブロックMB1〜MBnに対
応してｎ分割されたデコーダ回路毎に、ｎビットからな
る各アドレス信号がｎ分割された各デコード部の出力に
代わって出力させるため、ｎ分割されたワード線のレベ
ルを、ｎビットからなる各アドレス信号により一対一に
対応して指定することができる。この構成では、前記同
様に一括消去を含む多様なメモリブロックの消去動作が
可能になるものである。

消去動作モード以外のときには、信号erがロウレベル
になるので、各ノアゲート回路G1,G2等は単なるインバ
ータ回路として動作し、対応する単位のデコーダ回路UD
CRの出力信号を伝えるものとなる。

上記ノアゲート回路G1やG2は、第１図の実施例におい
て、全ワード線を非選択とする場合にも用いることがで
きる。

なお、Ｘデコーダ回路DCRとしては、上記信号erによ
りアドレス信号の上位２又は３ビットのようにＮビット
のみを有効にして接地電位のような非選択レベルとする
ワード線を指定するものとしてもよい。この場合には、
メモリアレイＭ−ARYのワード線が４分割されて、1/4又
は1/8のように1/2^Nに分割されたメモリブロックの択一
的な消去が可能になる。

このように、メモリアレイＭ−ARYのワード線を複数
に分割して、選択的に高電圧Vpp/接地電位とする回路
は、種々の実施形態を採ることができるものである。な
お、上記アドレス信号と一対一でメモリブロックを指定
するとき、メモリブロック数に比べてＸアドレス信号の
ビット数が不足するなら、Ｙアドレス信号を利用するも
のであってもよい。このことは、前記第１図におけるソ
ース線を指定する場合でも同様である。

第６図には、上記ソース線選択回路の一実施例の回路
図が示されている。

消去時には内部信号erはハイレベルであり、選択され
たブロックについてはブロック選択信号bsnがハイレベ
ルにされる。これにより、ナンドゲート回路G1の出力信
号がロウレベルになり、インバータ回路N2を通してハイ
レベルの出力信号が形成されるので、MOSFETQ42はオン
状態となり、後述するランプレート設定回路の出力信号
rpを受けるMOSFETQ43が徐々にオン状態になるのに対応
して、ノードV1の電位が徐々に低下する。上記ノードV1
の電位の低下に対応してソースフォロワ出力のＰチャン
ネルMOSFETQ44が徐々にオン状態になる。これにより、
ソース線CSnにはノードV1の電位に対応して変化する高
電圧Vppが給電される。このとき、ナンドゲート回路G
1、インバータ回路N1及びN2を通した信号を受けるMOSFE
TQ45はオフ状態である。

消去終了時又はブロック切り換え時にＰチャンネル負
荷MOSFETQ44と駆動MOSFETQ45との間に貫通電流が流れる
可能性が生じるため、駆動MOSFETQ45がオン状態になる
タイミングに約10ns程度を遅延をインバータ回路N1とN2
及びキャパシタC5とC6とにより設けて、これを防止して
いる。逆の動作時にも同様に貫通電流が流れる可能性が
あるが、この場合にはMOSFETQ3がオン状態になるタイミ
ングに前記ランプレート設定回路による遅延が十分に存
在するため問題はない。

〔実施例２〕 第４図には、上記ソース線に供給される消去用の高電
圧を発生させるランプ電圧発生回路の一実施例の回路図
が示されている。

前記のように記憶素子のソースに高電圧を供給して消
去動作を行う場合、ソース線に対して外部電源Vppをス
イッチMOSFETQ17等により直接的に供給する構成では、
消去動作開始と同時にソース線の電位が高電圧Vpp（約1
2V）のような高電圧になってしまう。このとき、消去を
行うべき記憶素子のフローティングゲートに電子が蓄積
されているものであるから、フローティングゲートは接
地電位以下の負の電位を持つ。それ故、フローティング
ゲートとソースとの間で過大な高電界が作用し、フロー
ティングゲートとソースとの間の絶縁膜を劣化ないし破
壊させる虞れがあり、例えば記憶素子の保持特性を劣化
させる等信頼性の点で問題がある。

そこで、この実施例では、前記のような消去動作を行
うスイッチMOSFETQ17（Q19）等のゲートに供給される制
御信号は、次の回路により形成される。

ＰチャンネルMOSFETQ22、Q24、及びQ26とＮチャンネ
ルMOSFETQ23、Q25及びQ27は、それぞれCMOSインバータ
回路を構成し、特に制限されないが、CMOSインバータ回
路（Q22とQ23）の出力信号は、抵抗R1とキャパシタC1か
らなる遅延回路を介してCMOSインバータ回路（Q24とQ2
5）の入力に供給される。このCMOSインバータ回路（Q24
とQ25）の出力信号は、抵抗R2とキャパシタC2からなる
遅延回路を介してCMOSインバータ回路（Q26とQ27）の入
力に供給される。このCMOSインバータ回路（Q26とQ27）
の出力信号は、上記CMOSインバータ回路（Q22とQ23）の
入力に帰還されることにより、リングオシレータOSCを
構成する。この実施例では、低消費電力化を図るため
に、上記CMOSインバータ回路のＰチャンネルMOSFETQ2
2、Q24及びQ26のソースに供給される動作電圧は、Ｐチ
ャンネル型のパワースイッチMOSFETQ32を介して供給さ
れる。また、CMOSインバータ回路（Q22とQ23）の入力と
回路の接地電位点との間には、リセット用のＮチャンネ
ルMOSFETQ21が設けられる。上記パワースイッチMOSFETQ
32とリセット用MOSFETQ21のゲートには、消去動作信号e
rが供給される。

上記リングオシレータOSCの出力信号は、Ｐチャンネ
ルMOSFETQ28,Q30及びＮチャンネルMOSFETQ29,Q31からそ
れぞれ構成される縦列形態のCMOSインバータ回路を通し
て、周期的な相補パルスCK,▲▼として出力され
る。

パルスCKは、電源電圧VccをキャパシタC3に伝える伝
送ゲートMOSFETQ33のゲートに伝えられる。パルス▲
▼は、上記キャパシタC3にチャージアップされた電荷
をキャパシタC4に伝える伝送ゲートMOSFETQ34のゲート
に伝えられる。上記キャパシタC4の容量値は、キャパシ
タC3の容量値に比べて十分大きな容量値を持つように設
定される。キャパシタC4は、上記信号erを受けるリセッ
ト用MOSFETQ37が並列に設けられる。

上記キャパシタC4の保持電圧V1は、そのソースに接地
電位が与えられたＮチャンネルMOSFETQ36のゲートに伝
えられる。このMOSFETQ36のドレインと高電圧Vppとの間
には、ＰチャンネルMOSFETQ35が接続される。Ｐチャン
ネルMOSFETQ35は、そのゲートに定常的に回路の接地電
位が与えられることによって抵抗素子として作用する。
そして、上記MOSFETQ35とQ36の分圧電圧V2が、上記のよ
うにソース線CSに消去電圧を与えるMOSFETQ17等のゲー
トに供給される駆動電圧とされる。

次に、この実施例回路の動作を、第５図に示した動作
波形図を参照して説明する。

信号erはロウレベルにすると、ＮチャンネルMOSFETQ2
1がオフ状態に、パワースイッチMOSFETQ32がオン状態に
なるので、リングオシレータが発振動作を開始して、パ
ルスCK,▲▼が交互にハイレベル／ロウレベルに変
化する。パルスCKがハイレベルのとき、伝送ゲートMOSF
ETQ33がオン状態になって、キャパシタC3が電源電圧Vcc
−Vth（VthはMOSFETQ33のしきい値電圧）にチャージア
ップされる。パルス信号▲▼がハイレベルになる
と、伝送ゲートMOSFETQ33に代わってMOSFETQ34がオン状
態になるため、キャパシタC3とキャパシタC4で電荷分散
（チャージシェア）が行われる。キャパシタC4は信号er
がハイレベルのときにオン状態にされるMOSFETQ37によ
ってディスチャージされているので、上記電荷分散によ
り伝えられた電荷に応じた電位V1を持つものとなる。上
記パルスCK,▲▼が繰り返して発生されので、上記
電荷分散によりキャパシタC4の電位V1が階段波状態に徐
々に高くなる。このでんあいV1の電位の上昇に応じてMO
SFETQ36のコンダクタンスが徐々に大きくなる。それ
故、MOSFETQ35とのコンダクタンス比により決定される
ドレイン出力V2は、高電圧Vppから接地電位に向かって
徐々に低下する。このような電圧V2の低下に応じてMOSF
ETQ17のコンダクタンスも徐々に大きくされるため、ソ
ース線CSに供給される消去電圧は階段波状の電圧V1に対
応したランプレートも持って高くされる。

このような消去電圧の供給により、消去される記憶素
子のフローティングゲートとソースとの間がトンネル現
象に必要が高い電圧となったときから電荷の引き抜きが
開始される。それ故、ソースの電位が最終的に高電圧Vp
pになった時にはフローティングゲートに蓄積されてい
た電荷のうちある程度の電荷量が既に引き抜かれている
ため、フローティングゲートとソースとの間で過度の高
電界が発生することが防止できる。これにより、消去動
作に伴うフローティングゲートとソースとの間の絶縁膜
等の劣化ないし破壊を防止でき、素子の高信頼性を保証
することができる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ソース線を複数のブロッ
クに分割して構成し、全ワード線を非選択状態として各
ブロック毎に選択的に消去用の高電圧を供給することに
より、ブロック毎の消去動作が可能になるという効果が
得られる。

（２）コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ワード線を複数ブロック
に分割して、メモリアレイのソース線に消去用の電圧を
供給した状態で、各ブロック毎のワード線を接地電位レ
ベルにすることにより、ブロック毎の消去動作が可能に
なるという効果が得られる。

（３）上記ブロック毎の消去を行うための制御信号とし
て、アドレス信号と一対一に対応した信号を形成するこ
とにより、一括消去を含む多様なブロックの組み合わせ
による消去動作が可能になるとう効果が得られる。

（４）消去を行う不揮発性半導体記憶素子のソースが結
合されるソース線の電位を低電圧から徐々に高電圧に上
昇させるランプレートを持たせることにより、ソース電
圧が高電圧Vppに達するまでに既にトンネル現象による
電荷の引き抜きが行われるため、フローティングゲート
とソースとの間に過度の強電界が印加されることを防止
できる。これにより、素子の高信頼性を保証することが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、ソース線と
ワード線とをそれぞれ分割して、その組み合わせにより
消去すべきメモリブロックを指定するものであってもよ
い。記憶素子としては、EPROMに用いられるスタックド
ゲート構造のMOSトランジスタの他、書き込み動作もト
ンネル現象を用いるFLOTOX型の不揮発性記憶素子を用い
るものであってもよい。書き込み／消去用の高電圧Vpp
は、内部回路により構成される第７図に示すような電源
電圧Vccと前記第４図に示した回路と同様な構成の発振
回路OSCにより形成されるタイミングパルスCP,▲▼
と電源電圧Vccを受けるダイオード形態のMOSFETQ51ない
しQ66と、キャパシタC11ないしC18からなるチャージポ
ンプ回路を用い、上記電源電圧Vccを昇圧して形成する
ものであってもよい。

記憶装置に供給される外部制御信号は、種々の実施形
態を採ることができるものである。前記のように消去す
べき記憶素子のソースに供給される高電圧にランプレー
トを持たせる構成は、上記電荷分散による回路を用いる
ことの他、キャパシタと抵抗からなる時定数回路や、演
算増幅回路の利用した積分回路、カウンタ回路とその計
数出力を受けるD/A変換回路等種々の実施形態を採るこ
とができるものである。このようにランプレートを持つ
高電圧で消去が行われるEEPROMは、前記従来技術のよう
に一括消去モードしか持たないものであってもよい。

EEPROMを構成するメモリアレイやその周辺回路の具体
的回路構成は、種々の実施形態を採ることができるもの
である。さらに、EEPROM等は、マイクロコンピュータ等
のようなディジタル半導体集積回路装置に内蔵されるも
のであってもよい。

この発明は、EPROMに用いられるようなスタックドゲ
ート構造の不揮発性記憶素子や、FLOTOX型の記憶素子を
用いる不揮発性半導体記憶装置に広く利用できるもので
ある。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、不揮発性半導体記憶素子のコントロール
ゲートが結合されたワード線と、上記不揮発性半導体記
憶素子のソースが結合されるソース線との間に選択的に
高電圧を作用させてフローティングゲートに蓄積された
電荷をソース線側に引き抜くようにすることにより、部
分的な消去が可能となる。また、消去を行う不揮発性半
導体記憶素子のソースが結合されるソース線の電位を低
電圧から徐々に高電圧に上昇させるランプレートを持た
せることにより、フローティングゲートとソースとの間
に過度の強電界が作用するのを防止することができる。

【図面の簡単な説明】

第１図は、この発明に係るEEPROMの一実施例を示す回路
図、 第２図は、この発明に係るEEPROMの他の一実施例を示す
回路図、 第３図は、上記EEPROMのデコーダ回路の一実施例を示す
回路図、 第４図に、ソース線に供給される消去用の高電圧を発生
させるランプ電圧発生回路の一実施例を示す回路図、 第５図は、ランプ電圧発生回路のの動作を説明するため
の波形図、 第６図は、ソース線選択回路の一実施例を示す回路図、 第７図は、内蔵される高電圧発生回路の一実施例を示す
回路図である。 XADB,YADB……アドレスバッファ、XDCR……Ｘアドレス
デコーダ、UDCR……単位回路、YDCR……Ｙアドレスデコ
ーダ、Ｍ−ARY……メモリアレイ、PA……初段増幅回
路、SA……センスアンプ、DIB……データ入力バッフ
ァ、DOB……データ出力バッファ、CONT……タイミング
制御回路、ERC、ERC1〜ERCn……消去制御回路、MB1〜MB
n……メモリブロック、LVC1,LVC2……レベル変換回路、
OSC……リングオシレータ、G1……ナンドゲート回路、N
1〜N3……インバータ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 康郎 東京都小平市上水本町1448番地 日立超 エル・エス・アイエンジニアリング株式 会社内 (72)発明者 鍋谷 慎二 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊澤 和入 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭60−116221（ＪＰ，Ａ) 特開 昭50−7441（ＪＰ，Ａ) 特開 平１−296496（ＪＰ，Ａ) 特開 平２−5470（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線と、 複数のデータ線と、 複数の共通線と、 行列配置され、その各々が上記複数のデータ線の中の１
   本のデータ線に結合される第１領域と、上記複数の共通
   線の中の１本の共通線に結合される第２領域と、上記複
   数のワード線の中の１本のワード線に結合されるコント
   ロールゲートと、上記コントロールゲートの下に形成さ
   れたフローティングゲートとをそれぞれ持つ１つのトラ
   ンジスタからなる複数のメモリセルと、 所定数の上記複数のメモリセル行を示す指示信号を発生
   するための指示手段と、 上記複数のメモリセル及び上記指示信号に結合され、消
   去モードにおいて一度で消去されるべきエリアとして上
   記指示手段によって指示された上記所定数の行を選択す
   る上記指示信号に応答し、上記指示信号に従って上記エ
   リアに消去動作を実行するための消去制御手段を含み、 上記消去動作における上位エリア内の共通線とワード線
   との間に供給されるべき所定電位差は、上記消去モード
   において消去されるべき選択された上記エリア外の共通
   線とワード線との間の電位差よりも大きく、 上記所定数の行は、最小が２つの行であり最大がすべて
   の行である１つの半導体基板上に形成されてなることを
   特徴とする不揮発性半導体記憶装置。
2. 【請求項２】特許請求の範囲第１項において、 上記指示手段は、連続して互いに配置される上記所定数
   の行を示すことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】特許請求の範囲第１項又は第２項におい
   て、 上記行の各々は、ワード線と複数のメモリセルを含むこ
   とを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】特許請求の範囲第２項又は第３項におい
   て、 上記指示手段は、アドレス端子を介してデータを受け、
   上記指示信号としてデータを出力するアドレスバッファ
   を含むことを特徴とする不揮発性半導体記憶装置。