JPH0927195A

JPH0927195A - 半導体記憶装置

Info

Publication number: JPH0927195A
Application number: JP17309795A
Authority: JP
Inventors: Shigekazu Yamada; 重和山田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-07-10
Filing date: 1995-07-10
Publication date: 1997-01-28
Anticipated expiration: 2015-07-10
Also published as: JP3541503B2

Abstract

(57)【要約】【課題】電気的消去及び書込みが可能な不揮発性メモリ
セルを備える半導体記憶装置、たとえば、フラッシュ・
メモリに関し、メモリセルの書込み特性の劣化に対し
て、書込み効率を上昇させ、書込みに要する時間が増大
しないようにする。【解決手段】書換え回数が設定値を越えない間は、ドレ
イン印加用電圧制御信号ＷＳ＝Ｌレベル、ｎＭＯＳトラ
ンジスタ４８＝ＯＦＦとし、ドレイン印加用電圧Ｖ
_DRAINを出力し、書換え回数が設定値を越えた場合に
は、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベル、ｎＭ
ＯＳトランジスタ４８＝ＯＮとし、ドレイン印加用電圧
Ｖ_DRAINを高める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的消去及び書
込みが可能な不揮発性メモリセルを備える半導体記憶装
置に関する。

【０００２】

【従来の技術】従来、この種の半導体記憶装置として、
たとえば、図７にその要部を示すようなフラッシュ・メ
モリが知られている。

【０００３】図７中、１はメモリセルが配列されてなる
セル・マトリックス、２は外部から供給されるアドレス
信号Ａ０〜Ａ２０をラッチするためのアドレス・ラッチ
回路である。

【０００４】また、３はアドレス・ラッチ回路２にラッ
チされたアドレス信号Ａ０〜Ａ２０のうち、Ｘアドレス
信号（行アドレス信号）をデコードしてワード線の選択
を行うＸデコーダである。

【０００５】また、４はアドレス・ラッチ回路２にラッ
チされたアドレス信号Ａ０〜Ａ２０のうち、Ｙアドレス
信号（列アドレス信号）をデコードしてコラム選択信号
を出力するＹデコーダ、５はＹデコーダ４から出力され
るコラム選択信号に基づいてコラムの選択を行うＹゲー
トである。

【０００６】また、６はデータＤＱ０〜ＤＱ７の入出力
を行う入出力バッファ、７はセル・マトリックス１から
読み出されたデータＤＱ０〜ＤＱ７のラッチ又は入出力
バッファ６に入力されたデータＤＱ０〜ＤＱ７のラッチ
を行うデータ・ラッチ回路である。

【０００７】また、８はチップ・イネーブル信号／ＣＥ
及びアウトプット・イネーブル信号／ＯＥを取り込み、
Ｙデコーダ４及び入出力バッファ６を制御するＣＥ・Ｏ
Ｅ論理回路である。

【０００８】また、９はライト・イネーブル信号／ＷＥ
及びチップ・イネーブル信号／ＣＥを取り込み、書込み
モード、読出しモード又は消去モードの設定を行う状態
コントローラである。

【０００９】また、１０は書込み用の電圧を発生する書
込み用電圧発生回路、１１は消去用の電圧を発生する消
去用電圧発生回路、１２は消去用電圧を選択されたセク
タに供給するセクタ・スイッチ回路である。

【００１０】また、図８は、セル・マトリックス１に配
列されているメモリセルを示す概略的断面図であり、図
８中、１４はＰ型シリコン基板、１５はソース、１６は
ドレイン、１７はフローティング・ゲート、１８はコン
トロール・ゲートである。

【００１１】ここに、図９は、書込みの手順を示すフロ
ーチャートであり、書込み時には、まず、書込み回数Ｎ
＝０に設定され（ステップＳ１）、次に、書込み回数Ｎ
＝Ｎ＋１とされ（ステップＳ２）、書込みが行われる
（ステップＳ３）。

【００１２】ここに、書込みは、図８に示すメモリセル
を例にすると、ソース１５を接地し、ドレイン１６に対
して５.５〜６Ｖを印加すると共に、コントロール・ゲ
ート１８に９〜１０Ｖを印加することにより行われる。

【００１３】続いて、書込みのベリファイ（検証）が行
われ（ステップＳ４）、書込みが未完了の場合（ステッ
プＳ４でＦＡＩＬの場合）には、書込み回数Ｎが許容最
大回数ＭＡＸに達しているか否かが判断される（ステッ
プＳ５）。

【００１４】そして、書込み回数Ｎが許容最大回数ＭＡ
Ｘに達していない場合（ステップＳ５でＮＯの場合）に
は、書込み回数Ｎが許容最大回数ＭＡＸに達しない範囲
内で書込みが繰り返され、書込みが完了した場合（ステ
ップＳ４でＰＡＳＳの場合）には、書込み動作が終了さ
れる。

【００１５】これに対して、書込みが未完了のまま（ス
テップＳ４でＦＡＩＬの場合）、書込み回数Ｎが許容最
大回数ＭＡＸに達すると（ステップＳ５でＹＥＳの場
合）、エラー処理が行われる。

【００１６】ここに、図１０は、書込み時にメモリセル
のドレインに印加すべきドレイン印加用電圧Ｖ_DRAINを
発生する従来のドレイン印加用電圧発生回路の構成を示
す回路図であり、このドレイン印加用電圧発生回路は、
書込み用電圧発生回路１０に含まれている。

【００１７】図１０中、２０はキャパシタに対するポン
ピング動作を行うことにより電源電圧ＶＣＣを昇圧して
なる昇圧電圧Ｖ_PUMPを出力する昇圧電圧発生回路、２１
は昇圧電圧発生回路２０から出力される昇圧電圧Ｖ_PUMP
を安定化してなる書込み用のドレイン印加用電圧Ｖ
_DRAINを出力するレギュレイション回路である。

【００１８】また、レギュレイション回路２１におい
て、２２はレギュレイション回路２１から出力されるド
レイン印加用電圧Ｖ_DRAINを分圧する分圧回路であり、
２３はドレイン印加用電圧出力指示信号／ＤＯにより導
通（以下、ＯＮという）、非導通（以下、ＯＦＦとい
う）が制御されるｐＭＯＳトランジスタ、２４、２５は
キャパシタである。

【００１９】なお、ドレイン印加用電圧出力指示信号／
ＤＯは、非書込みモード時には、Ｈレベル、書込みモー
ド時には、Ｌレベルとされる。

【００２０】また、２６は非書込みモード時、分圧回路
２２内のノード２７、２８の電圧を制御する制御回路で
あり、２９、３０はドレイン印加用電圧出力指示信号／
ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジ
スタである。

【００２１】ここに、非書込みモード時には、ドレイン
印加用電圧出力指示信号／ＤＯ＝Ｈレベルとされ、ｐＭ
ＯＳトランジスタ２３＝ＯＦＦ、ｎＭＯＳトランジスタ
２９、３０＝ＯＮ、ノード２７の電圧＝基準電圧
Ｖ_REF、ノード２８の電圧＝０Ｖとされる。

【００２２】これに対して、書込みモード時には、ドレ
イン印加用電圧出力指示信号／ＤＯ＝Ｌレベルとされ、
ｐＭＯＳトランジスタ２３＝ＯＮ、ｎＭＯＳトランジス
タ２９、３０＝ＯＦＦ、ノード２７の電圧＝ドレイン印
加用電圧Ｖ_DRAINとされ、ノード２８の電圧は、ドレイ
ン印加用電圧Ｖ_DRAINをキャパシタ２４、２５で分圧し
た電圧とされる。

【００２３】また、３１は差動増幅回路であり、３２、
３３は駆動素子をなすｎＭＯＳトランジスタである。な
お、ｎＭＯＳトランジスタ３２は、ゲートをノード２８
に接続され、ｎＭＯＳトランジスタ３３は、ゲートに基
準電圧Ｖ_REFが印加されるように構成されている。

【００２４】また、３４、３５は負荷素子をなすｐＭＯ
Ｓトランジスタであり、ｐＭＯＳトランジスタ３４、３
５は、ソースを昇圧電圧発生回路２０の昇圧電圧出力端
２０Ａに接続されている。

【００２５】また、３６はドレイン印加用電圧出力指示
信号／ＤＯと反転関係にあるドレイン印加用電圧出力指
示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳト
ランジスタであり、このｎＭＯＳトランジスタ３６は、
非書込みモード時にはＯＦＦとされ、書込みモード時に
はＯＮとされる。

【００２６】また、３７はドレイン印加用電圧Ｖ_DRAIN
を出力する出力回路であり、３８はｐＭＯＳトランジス
タ、３９はｎＭＯＳトランジスタである。

【００２７】なお、ｐＭＯＳトランジスタ３８は、ゲー
トを差動増幅回路３１の一方の出力端であるノード４０
に接続され、ソースを昇圧電圧発生回路２０の昇圧電圧
出力端２０Ａに接続され、ドレインをドレイン印加用電
圧出力端４１に接続されており、ｎＭＯＳトランジスタ
３９は、ゲートをノード４０に接続され、ドレインをド
レイン電圧出力端４１に接続され、ソースを接地されて
いる。

【００２８】ここに、書込みモード時、ドレイン印加用
電圧Ｖ_DRAINが目標値よりも高くなり、ノード２８の電
圧が基準電圧Ｖ_REFよりも高くなると、差動増幅回路３
１においては、ノード４０の電圧が高くなり、ドレイン
印加用電圧Ｖ_DRAINが下げられる。

【００２９】これに対して、ドレイン印加用電圧Ｖ
_DRAINが目標値よりも低くなり、ノード２８の電圧が基
準電圧Ｖ_REFよりも低くなると、差動増幅回路３１にお
いては、ノード４０の電圧が低くなり、ドレイン印加用
電圧Ｖ_DRAINが高められる。

【００３０】このように、このレギュレイション回路２
１は、ドレイン印加用電圧Ｖ_DRAINを負帰還することに
より、安定したドレイン電圧Ｖ_DRAINを出力するという
ものである。

【００３１】

【発明が解決しようとする課題】ここに、フラッシュ・
メモリにおいては、消去、書込みを繰り返すと、即ち、
書換えを繰り返すと、メモリセルの書込み特性が劣化
し、書込み効率が低下して、書込みに要する時間が長く
なってしまうという問題点があった。

【００３２】本発明は、かかる点に鑑み、電気的消去及
び書込みが可能な不揮発性メモリセルの書込み特性の劣
化に対して、書込み効率を上昇させ、書込みに要する時
間が増大しないようにした半導体記憶装置を提供するこ
とを目的とする。

【００３３】

【課題を解決するための手段】本発明中、第１の発明の
半導体記憶装置は、電気的消去及び書込みが可能な不揮
発性メモリセルを備える半導体記憶装置において、書込
みモード時に不揮発性メモリセルのドレインに印加すべ
きドレイン印加用電圧を発生し、かつ、制御によりドレ
イン印加用電圧を高めることができるようにされたドレ
イン印加用電圧発生回路と、ドレイン印加用電圧を高め
る書換え回数を設定することができ、書換え回数が設定
値を越えた場合、ドレイン印加用電圧を高めるように、
ドレイン印加用電圧発生回路を制御する制御回路とを設
けるというものである。

【００３４】この第１の発明によれば、書換え回数が設
定値を越えた場合、ドレイン印加用電圧を高めることが
できるので、妥当な設定値を設定しておくことにより、
不揮発性メモリセルの書込み特性の劣化に対して、書込
み効率を上昇させることができる。

【００３５】なお、この第１の発明は、複数の設定値を
設定しておき、設定値を越えるごとに、ドレイン印加用
電圧を順に高めるように構成する場合も含むものであ
る。

【００３６】また、本発明中、第２の発明は、電気的消
去及び書込みが可能な不揮発性メモリセルを備える半導
体記憶装置において、書込みモード時に不揮発性メモリ
セルのゲートに印加すべきゲート印加用電圧を発生し、
かつ、制御によりゲート印加用電圧を高めることができ
るようにされたゲート印加用電圧発生回路と、ゲート印
加用電圧を高める書換え回数を設定することができ、書
換え回数が設定値を越えた場合、ゲート印加用電圧を高
めるように、ゲート印加用電圧発生回路を制御する制御
回路とを設けるというものである。

【００３７】この第２の発明によれば、書換え回数が設
定値を越えた場合、ゲート印加用電圧を高めることがで
きるので、妥当な設定値を設定しておくことにより、不
揮発性メモリセルの書込み特性の劣化に対して、書込み
効率を上昇させることができる。

【００３８】なお、この第２の発明は、複数の設定値を
設定しておき、設定値を越えるごとに、ゲート印加用電
圧を順に高めるように構成する場合も含むものである。

【００３９】

【発明の実施の形態】以下、図１〜図６を参照して、本
発明の実施の形態の一例について、本発明をフラッシュ
・メモリに適用した場合について説明する。なお、図
１、図２において、図７、図１０に対応する部分には同
一符号を付し、その重複説明は省略する。

【００４０】図１は本発明の実施の形態の一例を示すブ
ロック図であり、本発明の実施の形態の一例において
は、図７に示す従来のフラッシュ・メモリが設ける書込
み用電圧発生回路１０とは回路構成の異なる書込み用電
圧発生回路４３が設けられている。

【００４１】この書込み用電圧発生回路４３は、図７に
示す従来のドレイン印加用電圧発生回路の代わりに、図
２に示すドレイン印加用電圧発生回路を設け、その他に
ついては、図７に示す書込み用電圧発生回路１０と同様
に構成したものである。

【００４２】また、本発明の実施の形態の一例において
は、図２に示すドレイン印加用電圧発生回路を制御する
ドレイン印加用電圧発生回路制御回路４４が設けられて
いる。その他については、図７に示す従来のフラッシュ
・メモリと同様に構成されている。

【００４３】図２に示すドレイン印加用電圧発生回路
は、図１０に示す従来のドレイン印加用電圧発生回路が
設けるレギュレイション回路２１と回路構成の異なるレ
ギュレイション回路４６を設け、その他については、図
１０に示す従来のドレイン印加用電圧発生回路と同様に
構成したものである。

【００４４】このレギュレイション回路４６は、図１０
に示すレギュレイション回路２１が設ける分圧回路２２
と回路構成の異なる分圧回路４７を設け、その他につい
ては、図１０に示すレギュレイション回路２１と同様に
構成したものである。

【００４５】分圧回路４７は、図１０に示す分圧回路２
２に、ｎＭＯＳトランジスタ４８と、キャパシタ４９と
を付加し、その他については、図１０に示す分圧回路２
２と同様に構成したものである。

【００４６】ここに、ｎＭＯＳトランジスタ４８は、ド
レイン印加用電圧発生回路制御回路４４から出力される
ドレイン印加用電圧制御信号ＷＳによりＯＮ、ＯＦＦが
制御されるものであり、ドレインを分圧回路４７の出力
端であるノード２８に接続されており、キャパシタ４９
は、一端をｎＭＯＳトランジスタ４８のソースに接続さ
れ、他端を接地されている。

【００４７】なお、ドレイン印加用電圧制御信号ＷＳ
は、後述するように、書換え回数が設定値に達するまで
は、Ｌレベルとされ、書換え回数が設定値に達すると、
Ｈレベルとされるものである。

【００４８】ここに、ドレイン印加用電圧出力指示信号
ＤＯ＝Ｈレベル、ドレイン印加用電圧出力指示信号／Ｄ
Ｏ＝Ｌレベルとされ、ｎＭＯＳトランジスタ２９、３０
＝ＯＦＦ、ｐＭＯＳトランジスタ２３＝ＯＮとされた場
合において、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベ
ル、ｎＭＯＳトランジスタ４８＝ＯＦＦとされている場
合には、分圧回路４７は、キャパシタ２４、２５からな
る分圧回路として動作することになる。

【００４９】これに対して、ドレイン印加用電圧制御信
号ＷＳ＝Ｈレベル、ｎＭＯＳトランジスタ４８＝ＯＮと
されている場合には、分圧回路４７は、キャパシタ２
４、２５、４９からなる分圧回路として動作することに
なる。

【００５０】ここに、キャパシタ２４の容量をＣ₂₄、キ
ャパシタ２５の容量をＣ₂₅、キャパシタ４９の容量をＣ
₄₉とすると、Ｃ₂₄／Ｃ₂₅＞Ｃ₂₄／（Ｃ₂₅＋Ｃ₄₉）となる
ので、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルとさ
れる場合、ノード４０の電圧は下降し、ドレイン印加用
電圧Ｖ_DRAINは高まる。

【００５１】即ち、図２に示すドレイン印加用電圧発生
回路においては、ドレイン印加用電圧Ｖ_DRAINは、ドレ
イン印加用電圧制御信号ＷＳ＝Ｌレベルとされている場
合よりも、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベル
とされている場合の方が高くなる。

【００５２】また、図３はドレイン印加用電圧発生回路
制御回路４４の構成を示す回路図であり、図３中、ＷＲ
ＩＴＥは書換えの回数を示す書換え回数信号、５１₁、
５１₂、５１_n-2、５１_n-1、５１_nは書換え回数をカウン
トするカウンタであり、カウンタ５１₃〜５１_n-3は図示
を省略している。

【００５３】これらカウンタ５１₁〜５１_nとしては、た
とえば、図４に回路図を示すようなバイナリィ・カウン
タを使用することができ、図４中、ＩＮは被カウント・
パルス、ＲＳＴはリセット・パルス、５３〜５５はイン
バータ、５６〜６３はＮＡＮＤ回路、ＯＵＴ、／ＯＵＴ
は出力パルスである。

【００５４】なお、図５は、書換え回数信号ＷＲＩＴＥ
とカウンタ５１₁、５１₂、５１_n-1、５１_nの出力との関
係を示す波形図である。

【００５５】また、図３において、６５はドレイン印加
用電圧制御信号ＷＳをＬレベルからＨレベルに反転させ
る書換え回数、即ち、ドレイン印加用電圧Ｖ_DRAINを高
める書換え回数を設定するドレイン印加用電圧上昇書換
え回数設定回路である。

【００５６】また、ＬＳ１、ＬＳ２、ＬＳ３はドレイン
印加用電圧上昇書換え回数設定回路から出力されるドレ
イン印加用電圧上昇書換え回数設定信号、６６、６７、
６８はそれぞれドレイン印加用電圧上昇書換え回数設定
信号ＬＳ１、ＬＳ２、ＬＳ３によりＯＮ、ＯＦＦが制御
されるｎＭＯＳトランジスタである。

【００５７】また、ＲＳＴはリセット信号、６９はリセ
ット信号ＲＳＴによりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタ、７０、７１はインバータ、７２はフリ
ップフロップ回路であり、７３、７４はＮＡＮＤ回路で
ある。

【００５８】このドレイン印加用電圧発生回路制御回路
４４は、リセット信号ＲＳＴ＝Ｈレベルにすることによ
り、リセットすることができる。

【００５９】ここに、リセット信号ＲＳＴ＝Ｈレベルと
されると、カウンタ５１₁〜５１_nがリセットされると共
に、インバータ７０の出力＝Ｌレベル、ｎＭＯＳトラン
ジスタ６９＝ＯＮ、インバータ７１の出力＝Ｈレベル、
ＮＡＮＤ回路７３の出力＝Ｈレベル、ドレイン印加用電
圧制御信号ＷＳ＝Ｌレベルとされる。

【００６０】その後、リセット信号ＲＳＴ＝Ｌレベルに
戻されるが、フリップフロップ回路７２においては、Ｎ
ＡＮＤ回路７３の出力＝Ｈレベルが維持され、ドレイン
印加用電圧制御信号ＷＳ＝Ｌレベルが維持される。

【００６１】また、図６は、ドレイン印加用電圧上昇書
換え回数設定回路６５の構成例を示す回路図であり、図
６中、ＰＧはドレイン印加用電圧上昇書換え回数プログ
ラム信号、ＳＥＴ１〜ＳＥＴ３は設定信号である。

【００６２】また、７５は設定信号ＳＥＴ１及びドレイ
ン印加用電圧上昇書換え回数プログラム信号ＰＧが入力
されるＮＡＮＤ回路、７６は設定信号ＳＥＴ２及びドレ
イン印加用電圧上昇書換え回数プログラム信号ＰＧが入
力されるＮＡＮＤ回路、７７は設定信号ＳＥＴ３及びド
レイン印加用電圧上昇書換え回数プログラム信号ＰＧが
入力されるＮＡＮＤ回路である。

【００６３】また、７８はＮＡＮＤ回路７５の出力によ
りＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、７
９はＮＡＮＤ回路７６の出力によりＯＮ、ＯＦＦが制御
されるｐＭＯＳトランジスタ、８０はＮＡＮＤ回路７７
の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトラン
ジスタである。

【００６４】また、８１〜８３はフラッシュ・メモリセ
ル、ＷＬはワード線、ＥＲは消去信号、８４、８５は消
去信号ＥＲを増幅するインバータであり、消去信号ＥＲ
は、消去時はＨレベル、非消去時はＬレベルとされる。

【００６５】また、８６〜８８はドレイン印加用電圧出
力指示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタ、８９〜９１は負荷素子をなす抵抗であ
る。

【００６６】また、９２、９３はノード９４の電圧を検
出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ
１を生成するインバータ、９５、９６はノード９７の電
圧を検出してドレイン印加用電圧上昇書換え回数設定信
号ＬＳ２を生成するインバータ、９８、９９はノード１
００の電圧を検出してドレイン印加用電圧上昇書換え回
数設定信号ＬＳ３を生成するインバータである。

【００６７】ここに、カウンタ５１_n-2の出力がＨレベ
ルとなった場合に、ドレイン印加用電圧Ｖ_DRAINを高め
ようとする場合には、フラッシュ・メモリセル８１に対
して書込みを行う。

【００６８】これに対して、カウンタ５１_n-1の出力が
Ｈレベルとなった場合に、ドレイン印加用電圧Ｖ_DRAIN
を高めようとする場合には、フラッシュ・メモリセル８
２に対して書込みを行う。

【００６９】また、カウンタ５１_nの出力がＨレベルと
なった場合に、ドレイン印加用電圧Ｖ_DRAINを高めよう
とする場合には、フラッシュ・メモリセル８３に対して
書込みを行う。

【００７０】ここに、フラッシュ・メモリセル８１〜８
３のいずれかに対して書込みを行う場合には、ドレイン
印加用電圧出力指示信号ＤＯ＝Ｌレベル、ｎＭＯＳトラ
ンジスタ８６〜８８＝ＯＦＦとすると共に、消去信号Ｅ
Ｒ＝Ｌレベル、インバータ８５の出力＝Ｌレベルとし、
更に、ドレイン印加用電圧上昇書換え回数プログラム信
号ＰＧ＝Ｈレベルとする。

【００７１】そして、フラッシュ・メモリセル８１に対
して書込みを行う場合には、設定信号ＳＥＴ１＝Ｈレベ
ル、設定信号ＳＥＴ２、ＳＥＴ３＝Ｌレベル、ＮＡＮＤ
回路７５の出力＝Ｌレベル、ＮＡＮＤ回路７６、７７の
出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７８＝Ｏ
Ｎ、ｐＭＯＳトランジスタ７９、８０＝ＯＦＦとすると
共に、ワード線ＷＬ＝９〜１０Ｖとする。

【００７２】これに対して、フラッシュ・メモリセル８
２に対して書込みを行う場合には、設定信号ＳＥＴ２＝
Ｈレベル、設定信号ＳＥＴ１、ＳＥＴ３＝Ｌレベル、Ｎ
ＡＮＤ回路７６の出力＝Ｌレベル、ＮＡＮＤ回路７５、
７７の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７９
＝ＯＮ、ｐＭＯＳトランジスタ７８、８０＝ＯＦＦとす
ると共に、ワード線ＷＬ＝９〜１０Ｖとする。

【００７３】また、フラッシュ・メモリセル８３に対し
て書込みを行う場合には、設定信号ＳＥＴ３＝Ｈレベ
ル、設定信号ＳＥＴ１、ＳＥＴ２＝Ｌレベル、ＮＡＮＤ
回路７７の出力＝Ｌレベル、ＮＡＮＤ回路７５、７６の
出力＝Ｈレベルとし、ｐＭＯＳトランジスタ８０＝Ｏ
Ｎ、ｐＭＯＳトランジスタ７８、７９＝ＯＦＦとすると
共に、ワード線ＷＬ＝９〜１０Ｖとする。

【００７４】そして、フラッシュ・メモリセル８１〜８
３のいずれかに対する書込みが終了した場合には、ドレ
イン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｌ
レベルとし、ＮＡＮＤ回路７５〜７７の出力＝Ｈレベ
ル、ｐＭＯＳトランジスタ７８〜８０＝ＯＦＦとする。

【００７５】ここに、書込みモード時、ドレイン印加用
電圧出力指示信号ＤＯ＝Ｈレベルとされると、ｎＭＯＳ
トランジスタ８６〜８８＝ＯＮとされると共に、消去信
号ＥＲ＝Ｌレベル、インバータ８５の出力＝Ｌレベル
（接地電圧０Ｖ）、ワード線ＷＬ＝電源電圧ＶＣＣとさ
れる。

【００７６】この場合において、たとえば、フラッシュ
・メモリセル８１に対して書込みが行われている場合に
は、フラッシュ・メモリセル８１＝ＯＦＦ、フラッシュ
・メモリセル８２、８３＝ＯＮとなる。

【００７７】この結果、ノード９４の電圧＝Ｈレベル、
ノード９７、１００の電圧＝Ｌレベル、ドレイン印加用
電圧上昇書換え回数設定信号ＬＳ１＝Ｈレベル、ドレイ
ン印加用電圧上昇書換え回数設定信号ＬＳ２、ＬＳ３＝
Ｌレベルとなり、ｎＭＯＳトランジスタ６６＝ＯＮ、ｎ
ＭＯＳトランジスタ６７、６８＝ＯＦＦとされる。

【００７８】これに対して、フラッシュ・メモリセル８
２に対して書込みが行われている場合には、フラッシュ
・メモリセル８２＝ＯＦＦ、フラッシュ・メモリセル８
１、８３＝ＯＮとなる。

【００７９】この結果、ノード９７の電圧＝Ｈレベル、
ノード９４、１００の電圧＝Ｌレベル、ドレイン印加用
電圧上昇書換え回数設定信号ＬＳ２＝Ｈレベル、ドレイ
ン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ３＝
Ｌレベルとなり、ｎＭＯＳトランジスタ６７＝ＯＮ、ｎ
ＭＯＳトランジスタ６６、６８＝ＯＦＦとされる。

【００８０】また、フラッシュ・メモリセル８３に対し
て書込みが行われている場合には、フラッシュ・メモリ
セル８３＝ＯＦＦ、フラッシュ・メモリセル８１、８２
＝ＯＮとなる。

【００８１】この結果、ノード１００の電圧＝Ｈレベ
ル、ノード９４、９７の電圧＝Ｌレベル、ドレイン印加
用電圧上昇書換え回数設定信号ＬＳ３＝Ｈレベル、ドレ
イン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ２
＝Ｌレベルとなり、ｎＭＯＳトランジスタ６８＝ＯＮ、
ｎＭＯＳトランジスタ６６、６７＝ＯＦＦとされる。

【００８２】なお、フラッシュ・メモリセル８１〜８３
のいずれかに対して書込みを行った場合において、消去
を行う場合には、ドレイン印加用電圧出力指示信号ＤＯ
＝Ｌレベル、ｎＭＯＳトランジスタ８６〜８８＝ＯＦＦ
とすると共に、ドレイン印加用電圧上昇書換え回数プロ
グラム信号ＰＧ＝Ｌレベルとし、ＮＡＮＤ回路７５〜７
７の出力＝Ｈレベル、ｐＭＯＳトランジスタ７８〜８０
＝ＯＦＦとする。

【００８３】そして、消去信号ＥＲ＝Ｈレベル、インバ
ータ８５の出力＝Ｈレベル（電源電圧ＶＣＣ）とすると
共に、ワード線ＷＬ＝−８.５Ｖとする。

【００８４】このように構成された本発明の実施の形態
の一例においては、書換えが行われるごとに、書換え回
数信号ＷＲＩＴＥがカウンタ５１₁に供給され、カウン
タ５１₁〜５１_nにより書換え回数がカウントされる。

【００８５】ここに、たとえば、フラッシュ・メモリセ
ル８１に対して書込みが行われている場合には、カウン
タ５１_n-2の出力がｎＭＯＳトランジスタ６６を介して
インバータ７１に供給されるが、カウンタ５１_n-2の出
力がＬレベルの間、フリップフロップ回路７２の出力、
即ち、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルが維
持される。

【００８６】この場合、図２に示すドレイン印加用電圧
発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＦ
Ｆで、ノード２８の電圧は、ドレイン印加用電圧Ｖ
_DRAINをキャパシタ２４、２５で分圧した電圧値とされ
る。

【００８７】その後、書換え回数が増加し、カウンタ５
１_n-2の出力＝Ｈレベルとなると、フリップフロップ回
路７２の出力、即ち、ドレイン印加用電圧制御信号ＷＳ
＝Ｈレベルに反転する。

【００８８】この場合、図２に示すドレイン印加用電圧
発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＮ
とされ、分圧回路４７のノード２８の電圧は、キャパシ
タ２４の容量値と、キャパシタ２５、４９の合成容量値
との比で決定されることになり、ｎＭＯＳトランジスタ
４８＝ＯＦＦの場合よりも、低くなり、ノード４０の電
圧が下降し、ドレイン印加用電圧Ｖ_DRAINが高められ
る。

【００８９】即ち、フラッシュ・メモリセル８１に対し
て書込みが行われている場合には、カウンタ５１_n-2の
出力がＨレベルになると、ドレイン印加用電圧Ｖ_DRAIN
が高められる。

【００９０】これに対して、フラッシュ・メモリセル８
２に対して書込みが行われている場合には、カウンタ５
１_n-1の出力がｎＭＯＳトランジスタ６７を介してイン
バータ７１に供給され、カウンタ５１_n-1の出力＝Ｈレ
ベルとなると、ドレイン印加用電圧制御信号ＷＳ＝Ｈレ
ベルに反転する。

【００９１】即ち、フラッシュ・メモリセル８２に対し
て書込みが行われている場合には、カウンタ５１_n-1の
出力がＨレベルになると、ドレイン印加用電圧Ｖ_DRAIN
が高められる。

【００９２】また、フラッシュ・メモリセル８３に対し
て書込みが行われている場合には、カウンタ５１_nの出
力がｎＭＯＳトランジスタ６８を介してインバータ７１
に供給され、カウンタ５１_nの出力＝Ｈレベルになる
と、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転
する。

【００９３】即ち、フラッシュ・メモリセル８３に対し
て書込みが行われている場合には、カウンタ５１_nの出
力がＨレベルになると、ドレイン印加用電圧Ｖ_DRAINが
高められる。

【００９４】このように、本発明の実施の形態の一例に
おいては、ドレイン印加用電圧Ｖ_DR _AINを高める書換え
回数を設定することができ、書換え回数が設定値を越え
た場合、ドレイン印加用電圧Ｖ_DRAINを高めることがで
きるので、メモリセルの書込み特性の劣化に対して、書
込み効率を上昇させ、書込みに要する時間が増大しない
ようにすることができる。

【００９５】なお、上述の本発明の実施の形態の一例に
おいては、ドレイン印加用電圧Ｖ_DR _AINを高めるように
した場合について説明したが、この代わりに、ゲート印
加用電圧Ｖ_GATEを高めるようにしても良いし、また、ド
レイン印加用電圧Ｖ_DRAIN及びゲート印加用電圧Ｖ_GATE
の両方を高めるようにしても良い。この場合、ゲート印
加用電圧発生回路は、図２に示すドレイン印加用電圧発
生回路と同様に構成することができる。

【００９６】

【発明の効果】本発明中、第１の発明によれば、書換え
回数が設定値を越えた場合、ドレイン印加用電圧を高め
ることができるので、妥当な設定値を設定しておくこと
により、不揮発性メモリセルの書込み特性の劣化に対し
て、書込み効率を上昇させ、書込みに要する時間が増大
しないようにすることができる。

【００９７】また、第２の発明によれば、書換え回数が
設定値を越えた場合、ゲート印加用電圧を高めることが
できるので、妥当な設定値を設定しておくことにより、
不揮発性メモリセルの書込み特性の劣化に対して、書込
み効率を上昇させ、書込みに要する時間が増大しないよ
うにすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の一例の要部を示すブロッ
ク図である。

【図２】本発明の実施の形態の一例が設けるドレイン印
加用電圧発生回路の構成を示す回路図である。

【図３】本発明の実施の形態の一例が設けるドレイン印
加用電圧発生回路制御回路の構成を示す回路図である。

【図４】本発明の実施の形態の一例が設けるドレイン印
加用電圧発生回路制御回路で使用されるカウンタの構成
例を示す回路図である。

【図５】本発明の実施の形態の一例における書換え回数
信号とカウンタの出力との関係を示す波形図である。

【図６】本発明の実施の形態の一例が設けるドレイン印
加用電圧発生回路制御回路を構成するドレイン印加用電
圧上昇書換え回数設定回路の構成例を示す回路図であ
る。

【図７】従来のフラッシュ・メモリの一例の要部を示す
ブロック図である。

【図８】図７に示す従来のフラッシュ・メモリが設ける
メモリセルを示す概略的断面図である。

【図９】図７に示す従来のフラッシュ・メモリにおける
書込み手順を示すフローチャートである。

【図１０】図７に示す従来のフラッシュ・メモリが設け
るドレイン印加用電圧発生回路の構成を示す回路図であ
る。

【符号の説明】

ＷＳドレイン印加用電圧制御信号Ａ０〜Ａ２０アドレス信号ＤＱ０〜ＤＱ７データ／ＷＥライト・イネーブル信号／ＣＥチップ・イネーブル信号／ＯＥアウトプット・イネーブル信号

Claims

【特許請求の範囲】

【請求項１】電気的消去及び書込みが可能な不揮発性メ
モリセルを備える半導体記憶装置において、書込みモー
ド時に前記不揮発性メモリセルのドレインに印加すべき
ドレイン印加用電圧を発生し、かつ、制御により前記ド
レイン印加用電圧を高めることができるようにされたド
レイン印加用電圧発生回路と、前記ドレイン印加用電圧
を高める書換え回数を設定することができ、書換え回数
が設定値を越えた場合には、前記ドレイン印加用電圧を
高めるように、前記ドレイン印加用電圧発生回路を制御
する制御回路とを設けていることを特徴とする半導体記
憶装置。
【請求項２】前記ドレイン印加用電圧発生回路は、ソー
スを昇圧電圧発生回路の昇圧電圧出力端に接続され、ド
レインをドレイン印加用電圧出力端に接続されたｐチャ
ネル電界効果トランジスタと、ドレインを前記ドレイン
印加用電圧出力端に接続され、ソースを接地されたｎチ
ャネル電界効果トランジスタとからなる出力回路と、第
１、第２のキャパシタを直列接続し、これら第１、第２
のキャパシタの接続点を分圧電圧出力端とすると共に、
前記制御回路の制御により、前記第２のキャパシタに並
列接続される一又は複数のキャパシタを有し、前記ドレ
イン印加用電圧を分圧する分圧回路と、基準電圧を一方
の入力端に供給され、前記分圧回路の出力を他方の入力
端に供給され、前記分圧回路の出力電圧が下降すると、
電圧が下降する側の差動出力端を前記ｐチャネル電界効
果トランジスタのゲート及び前記ｎチャネル電界効果ト
ランジスタのゲートに接続された差動増幅回路とを有し
ていることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】電気的消去及び書込みが可能な不揮発性メ
モリセルを備える半導体記憶装置において、書込みモー
ド時に前記不揮発性メモリセルのゲートに印加すべきゲ
ート印加用電圧を発生し、かつ、制御により前記ゲート
印加用電圧を高めることができるようにされたゲート印
加用電圧発生回路と、前記ゲート印加用電圧を高める書
換え回数を設定することができ、書換え回数が設定値を
越えた場合には、前記ゲート印加用電圧を高めるよう
に、前記ゲート印加用電圧発生回路を制御する制御回路
とを設けていることを特徴とする半導体記憶装置。
【請求項４】前記ゲート印加用電圧発生回路は、ソース
を昇圧電圧発生回路の昇圧電圧出力端に接続され、ドレ
インをゲート印加用電圧出力端に接続されたｐチャネル
電界効果トランジスタと、ドレインを前記ゲート印加用
電圧出力端に接続され、ソースを接地されたｎチャネル
電界効果トランジスタとからなる出力回路と、第１、第
２のキャパシタを直列接続し、これら第１、第２のキャ
パシタの接続点を分圧電圧出力端とすると共に、前記制
御回路の制御により、前記第２のキャパシタに並列接続
される一又は複数のキャパシタを有し、前記ゲート印加
用電圧を分圧する分圧回路と、基準電圧を一方の入力端
に供給され、前記分圧回路の出力を他方の入力端に供給
され、前記分圧回路の出力電圧が下降すると、電圧が下
降する側の差動出力端を前記ｐチャネル電界効果トラン
ジスタのゲート及び前記ｎチャネル電界効果トランジス
タのゲートに接続された差動増幅回路とを有しているこ
とを特徴とする請求項３記載の半導体記憶装置。