JP3541503B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置として、たとえば、図７にその要部を示すようなフラッシュ・メモリが知られている。
【０００３】
図７中、１はメモリセルが配列されてなるセル・マトリックス、２は外部から供給されるアドレス信号Ａ０〜Ａ２０をラッチするためのアドレス・ラッチ回路である。
【０００４】
また、３はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｘアドレス信号（行アドレス信号）をデコードしてワード線の選択を行うＸデコーダである。
【０００５】
また、４はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｙアドレス信号（列アドレス信号）をデコードしてコラム選択信号を出力するＹデコーダ、５はＹデコーダ４から出力されるコラム選択信号に基づいてコラムの選択を行うＹゲートである。
【０００６】
また、６はデータＤＱ０〜ＤＱ７の入出力を行う入出力バッファ、７はセル・マトリックス１から読み出されたデータＤＱ０〜ＤＱ７のラッチ又は入出力バッファ６に入力されたデータＤＱ０〜ＤＱ７のラッチを行うデータ・ラッチ回路である。
【０００７】
また、８はチップ・イネーブル信号／ＣＥ及びアウトプット・イネーブル信号／ＯＥを取り込み、Ｙデコーダ４及び入出力バッファ６を制御するＣＥ・ＯＥ論理回路である。
【０００８】
また、９はライト・イネーブル信号／ＷＥ及びチップ・イネーブル信号／ＣＥを取り込み、書込みモード、読出しモード又は消去モードの設定を行う状態コントローラである。
【０００９】
また、１０は書込み用の電圧を発生する書込み用電圧発生回路、１１は消去用の電圧を発生する消去用電圧発生回路、１２は消去用電圧を選択されたセクタに供給するセクタ・スイッチ回路である。
【００１０】
また、図８は、セル・マトリックス１に配列されているメモリセルを示す概略的断面図であり、図８中、１４はＰ型シリコン基板、１５はソース、１６はドレイン、１７はフローティング・ゲート、１８はコントロール・ゲートである。
【００１１】
図９は書込み動作の手順を示すフローチャートであり、書込み時には、まず、書込み回数Ｎ＝０に設定され（ステップＳ１）、次に、書込み回数Ｎ＝Ｎ＋１とされ（ステップＳ２）、書込みが行われる（ステップＳ３）。
【００１２】
ここに、書込みは、図８に示すメモリセルを例にすると、ソース１５を接地し、ドレイン１６に対して５.５〜６Ｖを印加すると共に、コントロール・ゲート１８に９〜１０Ｖを印加することにより行われる。
【００１３】
続いて、書込みのベリファイ（検証）が行われ（ステップＳ４）、書込みが未完了の場合（ステップＳ４でＦＡＩＬの場合）には、書込み回数Ｎが許容最大回数ＭＡＸに達しているか否かが判断される（ステップＳ５）。
【００１４】
そして、書込み回数Ｎが許容最大回数ＭＡＸに達していない場合（ステップＳ５でＮＯの場合）には、書込み回数Ｎが許容最大回数ＭＡＸに達しない範囲内で書込みが繰り返され、書込みが完了した場合（ステップＳ４でＰＡＳＳの場合）には、書込み動作が終了される。
【００１５】
これに対して、書込みが未完了のまま（ステップＳ４でＦＡＩＬの場合）、書込み回数Ｎが許容最大回数ＭＡＸに達すると（ステップＳ５でＹＥＳの場合）、エラー処理が行われる。
【００１６】
ここに、図１０は、書込み時にメモリセルのドレインに印加すべきドレイン印加用電圧ＶDRAINを発生する従来のドレイン印加用電圧発生回路の構成を示す回路図であり、このドレイン印加用電圧発生回路は、書込み用電圧発生回路１０に含まれている。
【００１７】
図１０中、２０はキャパシタに対するポンピング動作を行うことにより電源電圧ＶＣＣを昇圧してなる昇圧電圧ＶPUMPを出力する昇圧電圧発生回路、２１は昇圧電圧発生回路２０から出力される昇圧電圧ＶPUMPを安定化してなる書込み用のドレイン印加用電圧ＶDRAINを出力するレギュレイション回路である。
【００１８】
また、レギュレイション回路２１において、２２はレギュレイション回路２１から出力されるドレイン印加用電圧ＶDRAINを分圧する分圧回路であり、２３はドレイン印加用電圧出力指示信号／ＤＯにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｐＭＯＳトランジスタ、２４、２５はキャパシタである。
【００１９】
なお、ドレイン印加用電圧出力指示信号／ＤＯは、非書込みモード時には、Ｈレベル、書込みモード時には、Ｌレベルとされる。
【００２０】
また、２６は非書込みモード時、分圧回路２２内のノード２７、２８の電圧を制御する制御回路であり、２９、３０はドレイン印加用電圧出力指示信号／ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２１】
ここに、非書込みモード時には、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｈレベルとされ、ｐＭＯＳトランジスタ２３＝ＯＦＦ、ｎＭＯＳトランジスタ２９、３０＝ＯＮ、ノード２７の電圧＝基準電圧ＶREF、ノード２８の電圧＝０Ｖとされる。
【００２２】
これに対して、書込みモード時には、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｌレベルとされ、ｐＭＯＳトランジスタ２３＝ＯＮ、ｎＭＯＳトランジスタ２９、３０＝ＯＦＦ、ノード２７の電圧＝ドレイン印加用電圧ＶDRAINとされ、ノード２８の電圧は、ドレイン印加用電圧ＶDRAINをキャパシタ２４、２５で分圧した電圧とされる。
【００２３】
また、３１は差動増幅回路であり、３２、３３は駆動素子をなすｎＭＯＳトランジスタである。なお、ｎＭＯＳトランジスタ３２は、ゲートをノード２８に接続され、ｎＭＯＳトランジスタ３３は、ゲートに基準電圧ＶREFが印加されるように構成されている。
【００２４】
また、３４、３５は負荷素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ３４、３５は、ソースを昇圧電圧発生回路２０の昇圧電圧出力端２０Ａに接続されている。
【００２５】
また、３６はドレイン印加用電圧出力指示信号／ＤＯと反転関係にあるドレイン印加用電圧出力指示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ３６は、非書込みモード時にはＯＦＦとされ、書込みモード時にはＯＮとされる。
【００２６】
また、３７はドレイン印加用電圧ＶDRAINを出力する出力回路であり、３８はｐＭＯＳトランジスタ、３９はｎＭＯＳトランジスタである。
【００２７】
なお、ｐＭＯＳトランジスタ３８は、ゲートを差動増幅回路３１の一方の出力端であるノード４０に接続され、ソースを昇圧電圧発生回路２０の昇圧電圧出力端２０Ａに接続され、ドレインをドレイン印加用電圧出力端４１に接続されており、ｎＭＯＳトランジスタ３９は、ゲートをノード４０に接続され、ドレインをドレイン印加用電圧出力端４１に接続され、ソースを接地されている。
【００２８】
ここに、書込みモード時、ドレイン印加用電圧ＶDRAINが目標値よりも高くなり、ノード２８の電圧が基準電圧ＶREFよりも高くなると、差動増幅回路３１においては、ノード４０の電圧が高くなり、ドレイン印加用電圧ＶDRAINが下げられる。
【００２９】
これに対して、ドレイン印加用電圧ＶDRAINが目標値よりも低くなり、ノード２８の電圧が基準電圧ＶREFよりも低くなると、差動増幅回路３１においては、ノード４０の電圧が低くなり、ドレイン印加用電圧ＶDRAINが高められる。
【００３０】
このように、このレギュレイション回路２１は、ドレイン印加用電圧ＶDRAINを負帰還することにより、安定したドレイン電圧ＶDRAINを出力するというものである。
【００３１】
【発明が解決しようとする課題】
ここに、フラッシュ・メモリにおいては、消去、書込みを繰り返すと、即ち、書換えを繰り返すと、メモリセルの書込み特性が劣化し、書込み効率が低下して、書込みに要する時間が長くなってしまうという問題点があった。
【００３２】
本発明は、かかる点に鑑み、電気的消去及び書込みが可能な不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにした半導体記憶装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明中、第１の発明の半導体記憶装置は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置において、書込みモード時に不揮発性メモリセルのドレインに印加すべきドレイン印加用電圧を発生し、かつ、制御によりドレイン印加用電圧を高めることができるようにされたドレイン印加用電圧発生回路と、ドレイン印加用電圧を高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めるように、ドレイン印加用電圧発生回路を制御する制御回路とを設けるというものである。
【００３４】
この第１の発明によれば、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させることができる。
【００３５】
なお、この第１の発明は、複数の設定値を設定しておき、設定値を越えるごとに、ドレイン印加用電圧を順に高めるように構成する場合も含むものである。
【００３６】
また、本発明中、第２の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置において、書込みモード時に不揮発性メモリセルのゲートに印加すべきゲート印加用電圧を発生し、かつ、制御によりゲート印加用電圧を高めることができるようにされたゲート印加用電圧発生回路と、ゲート印加用電圧を高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めるように、ゲート印加用電圧発生回路を制御する制御回路とを設けるというものである。
【００３７】
この第２の発明によれば、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させることができる。
【００３８】
なお、この第２の発明は、複数の設定値を設定しておき、設定値を越えるごとに、ゲート印加用電圧を順に高めるように構成する場合も含むものである。
【００３９】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の実施の形態の一例について、本発明をフラッシュ・メモリに適用した場合について説明する。なお、図１、図２において、図７、図１０に対応する部分には同一符号を付し、その重複説明は省略する。
【００４０】
図１は本発明の実施の形態の一例を示すブロック図であり、本発明の実施の形態の一例においては、図７に示す従来のフラッシュ・メモリが設ける書込み用電圧発生回路１０とは回路構成の異なる書込み用電圧発生回路４３が設けられている。
【００４１】
この書込み用電圧発生回路４３は、図１０に示す従来のドレイン印加用電圧発生回路の代わりに、図２に示すドレイン印加用電圧発生回路を設け、その他については、図７に示す書込み用電圧発生回路１０と同様に構成したものである。
【００４２】
また、本発明の実施の形態の一例においては、図２に示すドレイン印加用電圧発生回路を制御するドレイン印加用電圧発生回路制御回路４４が設けられている。その他については、図７に示す従来のフラッシュ・メモリと同様に構成されている。
【００４３】
図２に示すドレイン印加用電圧発生回路は、図１０に示す従来のドレイン印加用電圧発生回路が設けるレギュレイション回路２１と回路構成の異なるレギュレイション回路４６を設け、その他については、図１０に示す従来のドレイン印加用電圧発生回路と同様に構成したものである。
【００４４】
このレギュレイション回路４６は、図１０に示すレギュレイション回路２１が設ける分圧回路２２と回路構成の異なる分圧回路４７を設け、その他については、図１０に示すレギュレイション回路２１と同様に構成したものである。
【００４５】
分圧回路４７は、図１０に示す分圧回路２２に、ｎＭＯＳトランジスタ４８と、キャパシタ４９とを付加し、その他については、図１０に示す分圧回路２２と同様に構成したものである。
【００４６】
ここに、ｎＭＯＳトランジスタ４８は、ドレイン印加用電圧発生回路制御回路４４から出力されるドレイン印加用電圧制御信号ＷＳによりＯＮ、ＯＦＦが制御されるものであり、ドレインを分圧回路４７の出力端であるノード２８に接続されており、キャパシタ４９は、一端をｎＭＯＳトランジスタ４８のソースに接続され、他端を接地されている。
【００４７】
なお、ドレイン印加用電圧制御信号ＷＳは、後述するように、書換え回数が設定値に達するまでは、Ｌレベルとされ、書換え回数が設定値に達すると、Ｈレベルとされるものである。
【００４８】
ここに、ドレイン印加用電圧出力指示信号ＤＯ＝Ｈレベル、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｌレベルとされ、ｎＭＯＳトランジスタ２９、３０＝ＯＦＦ、ｐＭＯＳトランジスタ２３＝ＯＮとされた場合において、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベル、ｎＭＯＳトランジスタ４８＝ＯＦＦとされている場合には、分圧回路４７は、キャパシタ２４、２５からなる分圧回路として動作することになる。
【００４９】
これに対して、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベル、ｎＭＯＳトランジスタ４８＝ＯＮとされている場合には、分圧回路４７は、キャパシタ２４、２５、４９からなる分圧回路として動作することになる。
【００５０】
ここに、キャパシタ２４の容量をＣ24、キャパシタ２５の容量をＣ25、キャパシタ４９の容量をＣ49とすると、Ｃ24／Ｃ25＞Ｃ24／（Ｃ25＋Ｃ49）となるので、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルとされる場合、ノード４０の電圧は下降し、ドレイン印加用電圧ＶDRAINは高まる。
【００５１】
即ち、図２に示すドレイン印加用電圧発生回路においては、ドレイン印加用電圧ＶDRAINは、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルとされている場合よりも、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルとされている場合の方が高くなる。
【００５２】
また、図３はドレイン印加用電圧発生回路制御回路４４の構成を示す回路図であり、図３中、ＷＲＩＴＥは書換えの回数を示す書換え回数信号、５１1、５１2、５１n-2、５１n-1、５１nは書換え回数をカウントするカウンタであり、カウンタ５１3〜５１n-3は図示を省略している。
【００５３】
これらカウンタ５１1〜５１nとしては、たとえば、図４に回路図を示すようなバイナリィ・カウンタを使用することができ、図４中、ＩＮは被カウント・パルス、ＲＳＴはリセット・パルス、５３〜５５はインバータ、５６〜６３はＮＡＮＤ回路、ＯＵＴ、／ＯＵＴは出力パルスである。
【００５４】
なお、図５は、書換え回数信号ＷＲＩＴＥとカウンタ５１1、５１2、５１n-1、５１nの出力との関係を示す波形図である。
【００５５】
また、図３において、６５はドレイン印加用電圧制御信号ＷＳをＬレベルからＨレベルに反転させる書換え回数、即ち、ドレイン印加用電圧ＶDRAINを高める書換え回数を設定するドレイン印加用電圧上昇書換え回数設定回路である。
【００５６】
また、ＬＳ１、ＬＳ２、ＬＳ３はドレイン印加用電圧上昇書換え回数設定回路から出力されるドレイン印加用電圧上昇書換え回数設定信号、６６、６７、６８はそれぞれドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ２、ＬＳ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００５７】
また、ＲＳＴはリセット信号、６９はリセット信号ＲＳＴによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、７０、７１はインバータ、７２はフリップフロップ回路であり、７３、７４はＮＡＮＤ回路である。
【００５８】
このドレイン印加用電圧発生回路制御回路４４は、リセット信号ＲＳＴ＝Ｈレベルにすることにより、リセットすることができる。
【００５９】
ここに、リセット信号ＲＳＴ＝Ｈレベルとされると、カウンタ５１1〜５１nがリセットされると共に、インバータ７０の出力＝Ｌレベル、ｎＭＯＳトランジスタ６９＝ＯＮ、インバータ７１の出力＝Ｈレベル、ＮＡＮＤ回路７３の出力＝Ｈレベル、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルとされる。
【００６０】
その後、リセット信号ＲＳＴ＝Ｌレベルに戻されるが、フリップフロップ回路７２においては、ＮＡＮＤ回路７３の出力＝Ｈレベルが維持され、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルが維持される。
【００６１】
また、図６は、ドレイン印加用電圧上昇書換え回数設定回路６５の構成例を示す回路図であり、図６中、ＰＧはドレイン印加用電圧上昇書換え回数プログラム信号、ＳＥＴ１〜ＳＥＴ３は設定信号である。
【００６２】
また、７５は設定信号ＳＥＴ１及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路、７６は設定信号ＳＥＴ２及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路、７７は設定信号ＳＥＴ３及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路である。
【００６３】
また、７８はＮＡＮＤ回路７５の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、７９はＮＡＮＤ回路７６の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、８０はＮＡＮＤ回路７７の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００６４】
また、８１〜８３はフラッシュ・メモリセル、ＷＬはワード線、ＥＲは消去信号、８４、８５は消去信号ＥＲを増幅するインバータであり、消去信号ＥＲは、消去時はＨレベル、非消去時はＬレベルとされる。
【００６５】
また、８６〜８８はドレイン印加用電圧出力指示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、８９〜９１は負荷素子をなす抵抗である。
【００６６】
また、９２、９３はノード９４の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ１を生成するインバータ、９５、９６はノード９７の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ２を生成するインバータ、９８、９９はノード１００の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ３を生成するインバータである。
【００６７】
ここに、カウンタ５１n-2の出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８１に対して書込みを行う。
【００６８】
これに対して、カウンタ５１n-1の出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８２に対して書込みを行う。
【００６９】
また、カウンタ５１nの出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８３に対して書込みを行う。
【００７０】
ここに、フラッシュ・メモリセル８１〜８３のいずれかに対して書込みを行う場合には、ドレイン印加用電圧出力指示信号ＤＯ＝Ｌレベル、ｎＭＯＳトランジスタ８６〜８８＝ＯＦＦとすると共に、消去信号ＥＲ＝Ｌレベル、インバータ８５の出力＝Ｌレベルとし、更に、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｈレベルとする。
【００７１】
そして、フラッシュ・メモリセル８１に対して書込みを行う場合には、設定信号ＳＥＴ１＝Ｈレベル、設定信号ＳＥＴ２、ＳＥＴ３＝Ｌレベル、ＮＡＮＤ回路７５の出力＝Ｌレベル、ＮＡＮＤ回路７６、７７の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７８＝ＯＮ、ｐＭＯＳトランジスタ７９、８０＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７２】
これに対して、フラッシュ・メモリセル８２に対して書込みを行う場合には、設定信号ＳＥＴ２＝Ｈレベル、設定信号ＳＥＴ１、ＳＥＴ３＝Ｌレベル、ＮＡＮＤ回路７６の出力＝Ｌレベル、ＮＡＮＤ回路７５、７７の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７９＝ＯＮ、ｐＭＯＳトランジスタ７８、８０＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７３】
また、フラッシュ・メモリセル８３に対して書込みを行う場合には、設定信号ＳＥＴ３＝Ｈレベル、設定信号ＳＥＴ１、ＳＥＴ２＝Ｌレベル、ＮＡＮＤ回路７７の出力＝Ｌレベル、ＮＡＮＤ回路７５、７６の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ８０＝ＯＮ、ｐＭＯＳトランジスタ７８、７９＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７４】
そして、フラッシュ・メモリセル８１〜８３のいずれかに対する書込みが終了した場合には、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｌレベルとし、ＮＡＮＤ回路７５〜７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ７８〜８０＝ＯＦＦとする。
【００７５】
ここに、書込みモード時、ドレイン印加用電圧出力指示信号ＤＯ＝Ｈレベルとされると、ｎＭＯＳトランジスタ８６〜８８＝ＯＮとされると共に、消去信号ＥＲ＝Ｌレベル、インバータ８５の出力＝Ｌレベル（接地電圧０Ｖ）、ワード線ＷＬ＝電源電圧ＶＣＣとされる。
【００７６】
この場合において、たとえば、フラッシュ・メモリセル８１に対して書込みが行われている場合には、フラッシュ・メモリセル８１＝ＯＦＦ、フラッシュ・メモリセル８２、８３＝ＯＮとなる。
【００７７】
この結果、ノード９４の電圧＝Ｈレベル、ノード９７、１００の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ２、ＬＳ３＝Ｌレベルとなり、ｎＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７、６８＝ＯＦＦとされる。
【００７８】
これに対して、フラッシュ・メモリセル８２に対して書込みが行われている場合には、フラッシュ・メモリセル８２＝ＯＦＦ、フラッシュ・メモリセル８１、８３＝ＯＮとなる。
【００７９】
この結果、ノード９７の電圧＝Ｈレベル、ノード９４、１００の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ２＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ３＝Ｌレベルとなり、ｎＭＯＳトランジスタ６７＝ＯＮ、ｎＭＯＳトランジスタ６６、６８＝ＯＦＦとされる。
【００８０】
また、フラッシュ・メモリセル８３に対して書込みが行われている場合には、フラッシュ・メモリセル８３＝ＯＦＦ、フラッシュ・メモリセル８１、８２＝ＯＮとなる。
【００８１】
この結果、ノード１００の電圧＝Ｈレベル、ノード９４、９７の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ３＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ２＝Ｌレベルとなり、ｎＭＯＳトランジスタ６８＝ＯＮ、ｎＭＯＳトランジスタ６６、６７＝ＯＦＦとされる。
【００８２】
なお、フラッシュ・メモリセル８１〜８３のいずれかに対して書込みを行った場合において、消去を行う場合には、ドレイン印加用電圧出力指示信号ＤＯ＝Ｌレベル、ｎＭＯＳトランジスタ８６〜８８＝ＯＦＦとすると共に、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｌレベルとし、ＮＡＮＤ回路７５〜７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ７８〜８０＝ＯＦＦとする。
【００８３】
そして、消去信号ＥＲ＝Ｈレベル、インバータ８５の出力＝Ｈレベル（電源電圧ＶＣＣ）とすると共に、ワード線ＷＬ＝−８.５Ｖとする。
【００８４】
このように構成された本発明の実施の形態の一例においては、書換えが行われるごとに、書換え回数信号ＷＲＩＴＥがカウンタ５１1に供給され、カウンタ５１1〜５１nにより書換え回数がカウントされる。
【００８５】
ここに、たとえば、フラッシュ・メモリセル８１に対して書込みが行われている場合には、カウンタ５１n-2の出力がｎＭＯＳトランジスタ６６を介してインバータ７１に供給されるが、カウンタ５１n-2の出力がＬレベルの間、フリップフロップ回路７２の出力、即ち、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルが維持される。
【００８６】
この場合、図２に示すドレイン印加用電圧発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＦＦで、ノード２８の電圧は、ドレイン印加用電圧ＶDRAINをキャパシタ２４、２５で分圧した電圧値とされる。
【００８７】
その後、書換え回数が増加し、カウンタ５１n-2の出力＝Ｈレベルとなると、フリップフロップ回路７２の出力、即ち、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００８８】
この場合、図２に示すドレイン印加用電圧発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＮとされ、分圧回路４７のノード２８の電圧は、キャパシタ２４の容量値と、キャパシタ２５、４９の合成容量値との比で決定されることになり、ｎＭＯＳトランジスタ４８＝ＯＦＦの場合よりも、低くなり、ノード４０の電圧が下降し、ドレイン印加用電圧ＶDRAINが高められる。
【００８９】
即ち、フラッシュ・メモリセル８１に対して書込みが行われている場合には、カウンタ５１n-2の出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９０】
これに対して、フラッシュ・メモリセル８２に対して書込みが行われている場合には、カウンタ５１n-1の出力がｎＭＯＳトランジスタ６７を介してインバータ７１に供給され、カウンタ５１n-1の出力＝Ｈレベルとなると、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００９１】
即ち、フラッシュ・メモリセル８２に対して書込みが行われている場合には、カウンタ５１n-1の出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９２】
また、フラッシュ・メモリセル８３に対して書込みが行われている場合には、カウンタ５１nの出力がｎＭＯＳトランジスタ６８を介してインバータ７１に供給され、カウンタ５１nの出力＝Ｈレベルになると、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００９３】
即ち、フラッシュ・メモリセル８３に対して書込みが行われている場合には、カウンタ５１nの出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９４】
このように、本発明の実施の形態の一例においては、ドレイン印加用電圧ＶDRAINを高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ドレイン印加用電圧ＶDRAINを高めることができるので、メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【００９５】
なお、上述の本発明の実施の形態の一例においては、ドレイン印加用電圧ＶDRAINを高めるようにした場合について説明したが、この代わりに、ゲート印加用電圧ＶGATEを高めるようにしても良いし、また、ドレイン印加用電圧ＶDRAIN及びゲート印加用電圧ＶGATEの両方を高めるようにしても良い。この場合、ゲート印加用電圧発生回路は、図２に示すドレイン印加用電圧発生回路と同様に構成することができる。
【００９６】
【発明の効果】
本発明中、第１の発明によれば、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【００９７】
また、第２の発明によれば、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例の要部を示すブロック図である。
【図２】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路の構成を示す回路図である。
【図３】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路の構成を示す回路図である。
【図４】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路で使用されるカウンタの構成例を示す回路図である。
【図５】本発明の実施の形態の一例における書換え回数信号とカウンタの出力との関係を示す波形図である。
【図６】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路を構成するドレイン印加用電圧上昇書換え回数設定回路の構成例を示す回路図である。
【図７】従来のフラッシュ・メモリの一例の要部を示すブロック図である。
【図８】図７に示す従来のフラッシュ・メモリが設けるメモリセルを示す概略的断面図である。
【図９】図７に示す従来のフラッシュ・メモリにおける書込み動作の手順を示すフローチャートである。
【図１０】図７に示す従来のフラッシュ・メモリが設けるドレイン印加用電圧発生回路の構成を示す回路図である。
【符号の説明】
ＷＳ ドレイン印加用電圧制御信号
Ａ０〜Ａ２０ アドレス信号
ＤＱ０〜ＤＱ７ データ
／ＷＥ ライト・イネーブル信号
／ＣＥ チップ・イネーブル信号
／ＯＥ アウトプット・イネーブル信号
【発明の属する技術分野】
本発明は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置として、たとえば、図７にその要部を示すようなフラッシュ・メモリが知られている。
【０００３】
図７中、１はメモリセルが配列されてなるセル・マトリックス、２は外部から供給されるアドレス信号Ａ０〜Ａ２０をラッチするためのアドレス・ラッチ回路である。
【０００４】
また、３はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｘアドレス信号（行アドレス信号）をデコードしてワード線の選択を行うＸデコーダである。
【０００５】
また、４はアドレス・ラッチ回路２にラッチされたアドレス信号Ａ０〜Ａ２０のうち、Ｙアドレス信号（列アドレス信号）をデコードしてコラム選択信号を出力するＹデコーダ、５はＹデコーダ４から出力されるコラム選択信号に基づいてコラムの選択を行うＹゲートである。
【０００６】
また、６はデータＤＱ０〜ＤＱ７の入出力を行う入出力バッファ、７はセル・マトリックス１から読み出されたデータＤＱ０〜ＤＱ７のラッチ又は入出力バッファ６に入力されたデータＤＱ０〜ＤＱ７のラッチを行うデータ・ラッチ回路である。
【０００７】
また、８はチップ・イネーブル信号／ＣＥ及びアウトプット・イネーブル信号／ＯＥを取り込み、Ｙデコーダ４及び入出力バッファ６を制御するＣＥ・ＯＥ論理回路である。
【０００８】
また、９はライト・イネーブル信号／ＷＥ及びチップ・イネーブル信号／ＣＥを取り込み、書込みモード、読出しモード又は消去モードの設定を行う状態コントローラである。
【０００９】
また、１０は書込み用の電圧を発生する書込み用電圧発生回路、１１は消去用の電圧を発生する消去用電圧発生回路、１２は消去用電圧を選択されたセクタに供給するセクタ・スイッチ回路である。
【００１０】
また、図８は、セル・マトリックス１に配列されているメモリセルを示す概略的断面図であり、図８中、１４はＰ型シリコン基板、１５はソース、１６はドレイン、１７はフローティング・ゲート、１８はコントロール・ゲートである。
【００１１】
図９は書込み動作の手順を示すフローチャートであり、書込み時には、まず、書込み回数Ｎ＝０に設定され（ステップＳ１）、次に、書込み回数Ｎ＝Ｎ＋１とされ（ステップＳ２）、書込みが行われる（ステップＳ３）。
【００１２】
ここに、書込みは、図８に示すメモリセルを例にすると、ソース１５を接地し、ドレイン１６に対して５.５〜６Ｖを印加すると共に、コントロール・ゲート１８に９〜１０Ｖを印加することにより行われる。
【００１３】
続いて、書込みのベリファイ（検証）が行われ（ステップＳ４）、書込みが未完了の場合（ステップＳ４でＦＡＩＬの場合）には、書込み回数Ｎが許容最大回数ＭＡＸに達しているか否かが判断される（ステップＳ５）。
【００１４】
そして、書込み回数Ｎが許容最大回数ＭＡＸに達していない場合（ステップＳ５でＮＯの場合）には、書込み回数Ｎが許容最大回数ＭＡＸに達しない範囲内で書込みが繰り返され、書込みが完了した場合（ステップＳ４でＰＡＳＳの場合）には、書込み動作が終了される。
【００１５】
これに対して、書込みが未完了のまま（ステップＳ４でＦＡＩＬの場合）、書込み回数Ｎが許容最大回数ＭＡＸに達すると（ステップＳ５でＹＥＳの場合）、エラー処理が行われる。
【００１６】
ここに、図１０は、書込み時にメモリセルのドレインに印加すべきドレイン印加用電圧ＶDRAINを発生する従来のドレイン印加用電圧発生回路の構成を示す回路図であり、このドレイン印加用電圧発生回路は、書込み用電圧発生回路１０に含まれている。
【００１７】
図１０中、２０はキャパシタに対するポンピング動作を行うことにより電源電圧ＶＣＣを昇圧してなる昇圧電圧ＶPUMPを出力する昇圧電圧発生回路、２１は昇圧電圧発生回路２０から出力される昇圧電圧ＶPUMPを安定化してなる書込み用のドレイン印加用電圧ＶDRAINを出力するレギュレイション回路である。
【００１８】
また、レギュレイション回路２１において、２２はレギュレイション回路２１から出力されるドレイン印加用電圧ＶDRAINを分圧する分圧回路であり、２３はドレイン印加用電圧出力指示信号／ＤＯにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｐＭＯＳトランジスタ、２４、２５はキャパシタである。
【００１９】
なお、ドレイン印加用電圧出力指示信号／ＤＯは、非書込みモード時には、Ｈレベル、書込みモード時には、Ｌレベルとされる。
【００２０】
また、２６は非書込みモード時、分圧回路２２内のノード２７、２８の電圧を制御する制御回路であり、２９、３０はドレイン印加用電圧出力指示信号／ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２１】
ここに、非書込みモード時には、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｈレベルとされ、ｐＭＯＳトランジスタ２３＝ＯＦＦ、ｎＭＯＳトランジスタ２９、３０＝ＯＮ、ノード２７の電圧＝基準電圧ＶREF、ノード２８の電圧＝０Ｖとされる。
【００２２】
これに対して、書込みモード時には、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｌレベルとされ、ｐＭＯＳトランジスタ２３＝ＯＮ、ｎＭＯＳトランジスタ２９、３０＝ＯＦＦ、ノード２７の電圧＝ドレイン印加用電圧ＶDRAINとされ、ノード２８の電圧は、ドレイン印加用電圧ＶDRAINをキャパシタ２４、２５で分圧した電圧とされる。
【００２３】
また、３１は差動増幅回路であり、３２、３３は駆動素子をなすｎＭＯＳトランジスタである。なお、ｎＭＯＳトランジスタ３２は、ゲートをノード２８に接続され、ｎＭＯＳトランジスタ３３は、ゲートに基準電圧ＶREFが印加されるように構成されている。
【００２４】
また、３４、３５は負荷素子をなすｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ３４、３５は、ソースを昇圧電圧発生回路２０の昇圧電圧出力端２０Ａに接続されている。
【００２５】
また、３６はドレイン印加用電圧出力指示信号／ＤＯと反転関係にあるドレイン印加用電圧出力指示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ３６は、非書込みモード時にはＯＦＦとされ、書込みモード時にはＯＮとされる。
【００２６】
また、３７はドレイン印加用電圧ＶDRAINを出力する出力回路であり、３８はｐＭＯＳトランジスタ、３９はｎＭＯＳトランジスタである。
【００２７】
なお、ｐＭＯＳトランジスタ３８は、ゲートを差動増幅回路３１の一方の出力端であるノード４０に接続され、ソースを昇圧電圧発生回路２０の昇圧電圧出力端２０Ａに接続され、ドレインをドレイン印加用電圧出力端４１に接続されており、ｎＭＯＳトランジスタ３９は、ゲートをノード４０に接続され、ドレインをドレイン印加用電圧出力端４１に接続され、ソースを接地されている。
【００２８】
ここに、書込みモード時、ドレイン印加用電圧ＶDRAINが目標値よりも高くなり、ノード２８の電圧が基準電圧ＶREFよりも高くなると、差動増幅回路３１においては、ノード４０の電圧が高くなり、ドレイン印加用電圧ＶDRAINが下げられる。
【００２９】
これに対して、ドレイン印加用電圧ＶDRAINが目標値よりも低くなり、ノード２８の電圧が基準電圧ＶREFよりも低くなると、差動増幅回路３１においては、ノード４０の電圧が低くなり、ドレイン印加用電圧ＶDRAINが高められる。
【００３０】
このように、このレギュレイション回路２１は、ドレイン印加用電圧ＶDRAINを負帰還することにより、安定したドレイン電圧ＶDRAINを出力するというものである。
【００３１】
【発明が解決しようとする課題】
ここに、フラッシュ・メモリにおいては、消去、書込みを繰り返すと、即ち、書換えを繰り返すと、メモリセルの書込み特性が劣化し、書込み効率が低下して、書込みに要する時間が長くなってしまうという問題点があった。
【００３２】
本発明は、かかる点に鑑み、電気的消去及び書込みが可能な不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにした半導体記憶装置を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明中、第１の発明の半導体記憶装置は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置において、書込みモード時に不揮発性メモリセルのドレインに印加すべきドレイン印加用電圧を発生し、かつ、制御によりドレイン印加用電圧を高めることができるようにされたドレイン印加用電圧発生回路と、ドレイン印加用電圧を高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めるように、ドレイン印加用電圧発生回路を制御する制御回路とを設けるというものである。
【００３４】
この第１の発明によれば、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させることができる。
【００３５】
なお、この第１の発明は、複数の設定値を設定しておき、設定値を越えるごとに、ドレイン印加用電圧を順に高めるように構成する場合も含むものである。
【００３６】
また、本発明中、第２の発明は、電気的消去及び書込みが可能な不揮発性メモリセルを備える半導体記憶装置において、書込みモード時に不揮発性メモリセルのゲートに印加すべきゲート印加用電圧を発生し、かつ、制御によりゲート印加用電圧を高めることができるようにされたゲート印加用電圧発生回路と、ゲート印加用電圧を高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めるように、ゲート印加用電圧発生回路を制御する制御回路とを設けるというものである。
【００３７】
この第２の発明によれば、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させることができる。
【００３８】
なお、この第２の発明は、複数の設定値を設定しておき、設定値を越えるごとに、ゲート印加用電圧を順に高めるように構成する場合も含むものである。
【００３９】
【発明の実施の形態】
以下、図１〜図６を参照して、本発明の実施の形態の一例について、本発明をフラッシュ・メモリに適用した場合について説明する。なお、図１、図２において、図７、図１０に対応する部分には同一符号を付し、その重複説明は省略する。
【００４０】
図１は本発明の実施の形態の一例を示すブロック図であり、本発明の実施の形態の一例においては、図７に示す従来のフラッシュ・メモリが設ける書込み用電圧発生回路１０とは回路構成の異なる書込み用電圧発生回路４３が設けられている。
【００４１】
この書込み用電圧発生回路４３は、図１０に示す従来のドレイン印加用電圧発生回路の代わりに、図２に示すドレイン印加用電圧発生回路を設け、その他については、図７に示す書込み用電圧発生回路１０と同様に構成したものである。
【００４２】
また、本発明の実施の形態の一例においては、図２に示すドレイン印加用電圧発生回路を制御するドレイン印加用電圧発生回路制御回路４４が設けられている。その他については、図７に示す従来のフラッシュ・メモリと同様に構成されている。
【００４３】
図２に示すドレイン印加用電圧発生回路は、図１０に示す従来のドレイン印加用電圧発生回路が設けるレギュレイション回路２１と回路構成の異なるレギュレイション回路４６を設け、その他については、図１０に示す従来のドレイン印加用電圧発生回路と同様に構成したものである。
【００４４】
このレギュレイション回路４６は、図１０に示すレギュレイション回路２１が設ける分圧回路２２と回路構成の異なる分圧回路４７を設け、その他については、図１０に示すレギュレイション回路２１と同様に構成したものである。
【００４５】
分圧回路４７は、図１０に示す分圧回路２２に、ｎＭＯＳトランジスタ４８と、キャパシタ４９とを付加し、その他については、図１０に示す分圧回路２２と同様に構成したものである。
【００４６】
ここに、ｎＭＯＳトランジスタ４８は、ドレイン印加用電圧発生回路制御回路４４から出力されるドレイン印加用電圧制御信号ＷＳによりＯＮ、ＯＦＦが制御されるものであり、ドレインを分圧回路４７の出力端であるノード２８に接続されており、キャパシタ４９は、一端をｎＭＯＳトランジスタ４８のソースに接続され、他端を接地されている。
【００４７】
なお、ドレイン印加用電圧制御信号ＷＳは、後述するように、書換え回数が設定値に達するまでは、Ｌレベルとされ、書換え回数が設定値に達すると、Ｈレベルとされるものである。
【００４８】
ここに、ドレイン印加用電圧出力指示信号ＤＯ＝Ｈレベル、ドレイン印加用電圧出力指示信号／ＤＯ＝Ｌレベルとされ、ｎＭＯＳトランジスタ２９、３０＝ＯＦＦ、ｐＭＯＳトランジスタ２３＝ＯＮとされた場合において、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベル、ｎＭＯＳトランジスタ４８＝ＯＦＦとされている場合には、分圧回路４７は、キャパシタ２４、２５からなる分圧回路として動作することになる。
【００４９】
これに対して、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベル、ｎＭＯＳトランジスタ４８＝ＯＮとされている場合には、分圧回路４７は、キャパシタ２４、２５、４９からなる分圧回路として動作することになる。
【００５０】
ここに、キャパシタ２４の容量をＣ24、キャパシタ２５の容量をＣ25、キャパシタ４９の容量をＣ49とすると、Ｃ24／Ｃ25＞Ｃ24／（Ｃ25＋Ｃ49）となるので、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルとされる場合、ノード４０の電圧は下降し、ドレイン印加用電圧ＶDRAINは高まる。
【００５１】
即ち、図２に示すドレイン印加用電圧発生回路においては、ドレイン印加用電圧ＶDRAINは、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルとされている場合よりも、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルとされている場合の方が高くなる。
【００５２】
また、図３はドレイン印加用電圧発生回路制御回路４４の構成を示す回路図であり、図３中、ＷＲＩＴＥは書換えの回数を示す書換え回数信号、５１1、５１2、５１n-2、５１n-1、５１nは書換え回数をカウントするカウンタであり、カウンタ５１3〜５１n-3は図示を省略している。
【００５３】
これらカウンタ５１1〜５１nとしては、たとえば、図４に回路図を示すようなバイナリィ・カウンタを使用することができ、図４中、ＩＮは被カウント・パルス、ＲＳＴはリセット・パルス、５３〜５５はインバータ、５６〜６３はＮＡＮＤ回路、ＯＵＴ、／ＯＵＴは出力パルスである。
【００５４】
なお、図５は、書換え回数信号ＷＲＩＴＥとカウンタ５１1、５１2、５１n-1、５１nの出力との関係を示す波形図である。
【００５５】
また、図３において、６５はドレイン印加用電圧制御信号ＷＳをＬレベルからＨレベルに反転させる書換え回数、即ち、ドレイン印加用電圧ＶDRAINを高める書換え回数を設定するドレイン印加用電圧上昇書換え回数設定回路である。
【００５６】
また、ＬＳ１、ＬＳ２、ＬＳ３はドレイン印加用電圧上昇書換え回数設定回路から出力されるドレイン印加用電圧上昇書換え回数設定信号、６６、６７、６８はそれぞれドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ２、ＬＳ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００５７】
また、ＲＳＴはリセット信号、６９はリセット信号ＲＳＴによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、７０、７１はインバータ、７２はフリップフロップ回路であり、７３、７４はＮＡＮＤ回路である。
【００５８】
このドレイン印加用電圧発生回路制御回路４４は、リセット信号ＲＳＴ＝Ｈレベルにすることにより、リセットすることができる。
【００５９】
ここに、リセット信号ＲＳＴ＝Ｈレベルとされると、カウンタ５１1〜５１nがリセットされると共に、インバータ７０の出力＝Ｌレベル、ｎＭＯＳトランジスタ６９＝ＯＮ、インバータ７１の出力＝Ｈレベル、ＮＡＮＤ回路７３の出力＝Ｈレベル、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルとされる。
【００６０】
その後、リセット信号ＲＳＴ＝Ｌレベルに戻されるが、フリップフロップ回路７２においては、ＮＡＮＤ回路７３の出力＝Ｈレベルが維持され、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルが維持される。
【００６１】
また、図６は、ドレイン印加用電圧上昇書換え回数設定回路６５の構成例を示す回路図であり、図６中、ＰＧはドレイン印加用電圧上昇書換え回数プログラム信号、ＳＥＴ１〜ＳＥＴ３は設定信号である。
【００６２】
また、７５は設定信号ＳＥＴ１及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路、７６は設定信号ＳＥＴ２及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路、７７は設定信号ＳＥＴ３及びドレイン印加用電圧上昇書換え回数プログラム信号ＰＧが入力されるＮＡＮＤ回路である。
【００６３】
また、７８はＮＡＮＤ回路７５の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、７９はＮＡＮＤ回路７６の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ、８０はＮＡＮＤ回路７７の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００６４】
また、８１〜８３はフラッシュ・メモリセル、ＷＬはワード線、ＥＲは消去信号、８４、８５は消去信号ＥＲを増幅するインバータであり、消去信号ＥＲは、消去時はＨレベル、非消去時はＬレベルとされる。
【００６５】
また、８６〜８８はドレイン印加用電圧出力指示信号ＤＯによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、８９〜９１は負荷素子をなす抵抗である。
【００６６】
また、９２、９３はノード９４の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ１を生成するインバータ、９５、９６はノード９７の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ２を生成するインバータ、９８、９９はノード１００の電圧を検出してドレイン印加用電圧上昇書換え回数設定信号ＬＳ３を生成するインバータである。
【００６７】
ここに、カウンタ５１n-2の出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８１に対して書込みを行う。
【００６８】
これに対して、カウンタ５１n-1の出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８２に対して書込みを行う。
【００６９】
また、カウンタ５１nの出力がＨレベルとなった場合に、ドレイン印加用電圧ＶDRAINを高めようとする場合には、フラッシュ・メモリセル８３に対して書込みを行う。
【００７０】
ここに、フラッシュ・メモリセル８１〜８３のいずれかに対して書込みを行う場合には、ドレイン印加用電圧出力指示信号ＤＯ＝Ｌレベル、ｎＭＯＳトランジスタ８６〜８８＝ＯＦＦとすると共に、消去信号ＥＲ＝Ｌレベル、インバータ８５の出力＝Ｌレベルとし、更に、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｈレベルとする。
【００７１】
そして、フラッシュ・メモリセル８１に対して書込みを行う場合には、設定信号ＳＥＴ１＝Ｈレベル、設定信号ＳＥＴ２、ＳＥＴ３＝Ｌレベル、ＮＡＮＤ回路７５の出力＝Ｌレベル、ＮＡＮＤ回路７６、７７の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７８＝ＯＮ、ｐＭＯＳトランジスタ７９、８０＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７２】
これに対して、フラッシュ・メモリセル８２に対して書込みを行う場合には、設定信号ＳＥＴ２＝Ｈレベル、設定信号ＳＥＴ１、ＳＥＴ３＝Ｌレベル、ＮＡＮＤ回路７６の出力＝Ｌレベル、ＮＡＮＤ回路７５、７７の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ７９＝ＯＮ、ｐＭＯＳトランジスタ７８、８０＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７３】
また、フラッシュ・メモリセル８３に対して書込みを行う場合には、設定信号ＳＥＴ３＝Ｈレベル、設定信号ＳＥＴ１、ＳＥＴ２＝Ｌレベル、ＮＡＮＤ回路７７の出力＝Ｌレベル、ＮＡＮＤ回路７５、７６の出力＝Ｈレベルとし、ｐＭＯＳトランジスタ８０＝ＯＮ、ｐＭＯＳトランジスタ７８、７９＝ＯＦＦとすると共に、ワード線ＷＬ＝９〜１０Ｖとする。
【００７４】
そして、フラッシュ・メモリセル８１〜８３のいずれかに対する書込みが終了した場合には、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｌレベルとし、ＮＡＮＤ回路７５〜７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ７８〜８０＝ＯＦＦとする。
【００７５】
ここに、書込みモード時、ドレイン印加用電圧出力指示信号ＤＯ＝Ｈレベルとされると、ｎＭＯＳトランジスタ８６〜８８＝ＯＮとされると共に、消去信号ＥＲ＝Ｌレベル、インバータ８５の出力＝Ｌレベル（接地電圧０Ｖ）、ワード線ＷＬ＝電源電圧ＶＣＣとされる。
【００７６】
この場合において、たとえば、フラッシュ・メモリセル８１に対して書込みが行われている場合には、フラッシュ・メモリセル８１＝ＯＦＦ、フラッシュ・メモリセル８２、８３＝ＯＮとなる。
【００７７】
この結果、ノード９４の電圧＝Ｈレベル、ノード９７、１００の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ２、ＬＳ３＝Ｌレベルとなり、ｎＭＯＳトランジスタ６６＝ＯＮ、ｎＭＯＳトランジスタ６７、６８＝ＯＦＦとされる。
【００７８】
これに対して、フラッシュ・メモリセル８２に対して書込みが行われている場合には、フラッシュ・メモリセル８２＝ＯＦＦ、フラッシュ・メモリセル８１、８３＝ＯＮとなる。
【００７９】
この結果、ノード９７の電圧＝Ｈレベル、ノード９４、１００の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ２＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ３＝Ｌレベルとなり、ｎＭＯＳトランジスタ６７＝ＯＮ、ｎＭＯＳトランジスタ６６、６８＝ＯＦＦとされる。
【００８０】
また、フラッシュ・メモリセル８３に対して書込みが行われている場合には、フラッシュ・メモリセル８３＝ＯＦＦ、フラッシュ・メモリセル８１、８２＝ＯＮとなる。
【００８１】
この結果、ノード１００の電圧＝Ｈレベル、ノード９４、９７の電圧＝Ｌレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ３＝Ｈレベル、ドレイン印加用電圧上昇書換え回数設定信号ＬＳ１、ＬＳ２＝Ｌレベルとなり、ｎＭＯＳトランジスタ６８＝ＯＮ、ｎＭＯＳトランジスタ６６、６７＝ＯＦＦとされる。
【００８２】
なお、フラッシュ・メモリセル８１〜８３のいずれかに対して書込みを行った場合において、消去を行う場合には、ドレイン印加用電圧出力指示信号ＤＯ＝Ｌレベル、ｎＭＯＳトランジスタ８６〜８８＝ＯＦＦとすると共に、ドレイン印加用電圧上昇書換え回数プログラム信号ＰＧ＝Ｌレベルとし、ＮＡＮＤ回路７５〜７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ７８〜８０＝ＯＦＦとする。
【００８３】
そして、消去信号ＥＲ＝Ｈレベル、インバータ８５の出力＝Ｈレベル（電源電圧ＶＣＣ）とすると共に、ワード線ＷＬ＝−８.５Ｖとする。
【００８４】
このように構成された本発明の実施の形態の一例においては、書換えが行われるごとに、書換え回数信号ＷＲＩＴＥがカウンタ５１1に供給され、カウンタ５１1〜５１nにより書換え回数がカウントされる。
【００８５】
ここに、たとえば、フラッシュ・メモリセル８１に対して書込みが行われている場合には、カウンタ５１n-2の出力がｎＭＯＳトランジスタ６６を介してインバータ７１に供給されるが、カウンタ５１n-2の出力がＬレベルの間、フリップフロップ回路７２の出力、即ち、ドレイン印加用電圧制御信号ＷＳ＝Ｌレベルが維持される。
【００８６】
この場合、図２に示すドレイン印加用電圧発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＦＦで、ノード２８の電圧は、ドレイン印加用電圧ＶDRAINをキャパシタ２４、２５で分圧した電圧値とされる。
【００８７】
その後、書換え回数が増加し、カウンタ５１n-2の出力＝Ｈレベルとなると、フリップフロップ回路７２の出力、即ち、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００８８】
この場合、図２に示すドレイン印加用電圧発生回路においては、ｎＭＯＳトランジスタ４８＝ＯＮとされ、分圧回路４７のノード２８の電圧は、キャパシタ２４の容量値と、キャパシタ２５、４９の合成容量値との比で決定されることになり、ｎＭＯＳトランジスタ４８＝ＯＦＦの場合よりも、低くなり、ノード４０の電圧が下降し、ドレイン印加用電圧ＶDRAINが高められる。
【００８９】
即ち、フラッシュ・メモリセル８１に対して書込みが行われている場合には、カウンタ５１n-2の出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９０】
これに対して、フラッシュ・メモリセル８２に対して書込みが行われている場合には、カウンタ５１n-1の出力がｎＭＯＳトランジスタ６７を介してインバータ７１に供給され、カウンタ５１n-1の出力＝Ｈレベルとなると、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００９１】
即ち、フラッシュ・メモリセル８２に対して書込みが行われている場合には、カウンタ５１n-1の出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９２】
また、フラッシュ・メモリセル８３に対して書込みが行われている場合には、カウンタ５１nの出力がｎＭＯＳトランジスタ６８を介してインバータ７１に供給され、カウンタ５１nの出力＝Ｈレベルになると、ドレイン印加用電圧制御信号ＷＳ＝Ｈレベルに反転する。
【００９３】
即ち、フラッシュ・メモリセル８３に対して書込みが行われている場合には、カウンタ５１nの出力がＨレベルになると、ドレイン印加用電圧ＶDRAINが高められる。
【００９４】
このように、本発明の実施の形態の一例においては、ドレイン印加用電圧ＶDRAINを高める書換え回数を設定することができ、書換え回数が設定値を越えた場合、ドレイン印加用電圧ＶDRAINを高めることができるので、メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【００９５】
なお、上述の本発明の実施の形態の一例においては、ドレイン印加用電圧ＶDRAINを高めるようにした場合について説明したが、この代わりに、ゲート印加用電圧ＶGATEを高めるようにしても良いし、また、ドレイン印加用電圧ＶDRAIN及びゲート印加用電圧ＶGATEの両方を高めるようにしても良い。この場合、ゲート印加用電圧発生回路は、図２に示すドレイン印加用電圧発生回路と同様に構成することができる。
【００９６】
【発明の効果】
本発明中、第１の発明によれば、書換え回数が設定値を越えた場合、ドレイン印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【００９７】
また、第２の発明によれば、書換え回数が設定値を越えた場合、ゲート印加用電圧を高めることができるので、妥当な設定値を設定しておくことにより、不揮発性メモリセルの書込み特性の劣化に対して、書込み効率を上昇させ、書込みに要する時間が増大しないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例の要部を示すブロック図である。
【図２】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路の構成を示す回路図である。
【図３】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路の構成を示す回路図である。
【図４】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路で使用されるカウンタの構成例を示す回路図である。
【図５】本発明の実施の形態の一例における書換え回数信号とカウンタの出力との関係を示す波形図である。
【図６】本発明の実施の形態の一例が設けるドレイン印加用電圧発生回路制御回路を構成するドレイン印加用電圧上昇書換え回数設定回路の構成例を示す回路図である。
【図７】従来のフラッシュ・メモリの一例の要部を示すブロック図である。
【図８】図７に示す従来のフラッシュ・メモリが設けるメモリセルを示す概略的断面図である。
【図９】図７に示す従来のフラッシュ・メモリにおける書込み動作の手順を示すフローチャートである。
【図１０】図７に示す従来のフラッシュ・メモリが設けるドレイン印加用電圧発生回路の構成を示す回路図である。
【符号の説明】
ＷＳ ドレイン印加用電圧制御信号
Ａ０〜Ａ２０ アドレス信号
ＤＱ０〜ＤＱ７ データ
／ＷＥ ライト・イネーブル信号
／ＣＥ チップ・イネーブル信号
／ＯＥ アウトプット・イネーブル信号
Claims (6)
- 不揮発性メモリセルと、
前記不揮発性メモリセルの書き換え回数が所定の書き換え回数を越えると、書き込みモード時に前記不揮発性メモリセルのドレインに印加すべきドレイン印加用電圧を高める制御信号を出力するドレイン印加用電圧制御回路と、
昇圧電圧を昇圧電圧出力端から出力する昇圧電圧発生回路と、
第１、第２のキャパシタを直列に接続し、これら第１、第２のキャパシタの接続点を分圧電圧出力端とすると共に、前記ドレイン印加用電圧制御回路が出力する前記制御信号に応じて、前記第２のキャパシタに並列接続される一又は複数のキャパシタを有し、前記ドレイン印加用電圧を分圧する分圧回路と、基準電圧を一方の入力端に供給され、前記分圧回路の出力を他方の入力端に供給される差動増幅回路と、前記昇圧電圧が入力され、前記差動増幅回路の差動出力信号に応じて、前記昇圧電圧をレギュレートすることで前記ドレイン印加用電圧を生成する出力回路を有するドレイン印加用電圧発生回路を備えることを特徴とする半導体記憶装置。 - 前記ドレイン印加用電圧制御回路はさらに、前記不揮発性メモリセルの書き換え回数をカウントするカウンタ回路と、所定の書き換え回数を越えたら前記ドレイン印加用電圧を高める書き換え回数を複数種設定可能なドレイン印加用電圧上昇書き換え回数設定回路を有することを特徴とする請求項１記載の半導体記憶装置。
- 前記出力回路は、ソースを前記昇圧電圧出力端に接続され、ドレインを前記ドレイン印加用電圧出力端に接続されたｐチャネル電界効果トランジスタと、ドレインを前記ドレイン印加用電圧出力端に接続され、ソースを接地されたｎチャネル電界効果トランジスタを有することを特徴とする請求項１記載の半導体記憶装置。
- 不揮発性メモリセルと、
前記不揮発性メモリセルの書き換え回数が所定の書き換え回数を越えると、書き込みモード時に前記不揮発性メモリセルのゲートに印加すべきゲート印加用電圧を高める制御信号を出力するゲート印加用電圧制御回路と、
昇圧電圧を昇圧電圧出力端から出力する昇圧電圧発生回路と、
第１、第２のキャパシタを直列に接続し、これら第１、第２のキャパシタの接続点を分圧電圧出力端とすると共に、前記ゲート印加用電圧制御回路が出力する前記制御信号に応じて、前記第２のキャパシタに並列接続される一又は複数のキャパシタを有し、前記ゲート印加用電圧を分圧する分圧回路と、基準電圧を一方の入力端に供給され、前記分圧回路の出力を他方の入力端に供給される差動増幅回路と、前記昇圧電圧が入力され、前記差動増幅回路の差動出力信号に応じて、前記昇圧電圧をレギュレートすることで前記ゲート印加用電圧を生成する出力回路を有するゲート印加用電圧発生回路を備えることを特徴とする半導体記憶装置。 - 前記ゲート印加用電圧制御回路はさらに、前記不揮発性メモリセルの書き換え回数をカウントするカウンタ回路と、所定の書き換え回数を越えたら前記ゲート印加用電圧を高める書き換え回数を複数種設定可能なゲート印加用電圧上昇書き換え回数設定回路を有することを特徴とする請求項４記載の半導体記憶装置。
- 前記出力回路は、ソースを前記昇圧電圧出力端に接続され、ドレインを前記ゲート印加用電圧出力端に接続されたｐチャネル電界効果トランジスタと、ドレインを前記ゲート印加用電圧出力端に接続され、ソースを接地されたｎチャネル電界効果トランジスタを有することを特徴とする請求項４記載の半導体記憶装置。
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| JP17309795A JP3541503B2 (ja) | 1995-07-10 | 1995-07-10 | 半導体記憶装置 |
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| JPH0927195A JPH0927195A (ja) | 1997-01-28 |
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-
1995
- 1995-07-10 JP JP17309795A patent/JP3541503B2/ja not_active Expired - Lifetime
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