JP4392976B2 - 強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。 - Google Patents
強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を有する強誘電体ランダムアクセスメモリ装置。 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は集積回路メモリに係り、具体的には強誘電体ランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリ(Ferroelectric Random Access Memory：以下、“ＦＲＡＭ”という)は各メモリセルの貯蔵素子として強誘電体キャパシタを使用している。各メモリセルは強誘電体キャパシタの電気的分極(polarization)に基づいて論理状態(logic state)を記録する。強誘電体キャパシタは正電極またはプレートの間にＰＺＴ(PbZrTiO3: Lead-Zirconate titanate)のような強誘電体を含む誘電体を有する。強誘電体キャパシタのプレートに電圧が印加されるとき、強誘電体は電界方向に分極される。強誘電体キャパシタの分極状態を変化させるためのスイッチングしきい値(switching threshold)を強制電圧(coercive voltage)という。強誘電体キャパシタはヒステリシス(hysterisis)を示し、分極状態による電流がキャパシタに流れる。キャパシタに印加される電圧が強制電圧より大きいと、強誘電体キャパシタは印加された電圧の極性により分極状態を変化させるようになる。分極状態は電源が除去された後にも維持され、その結果、不揮発性を提供する。強誘電体キャパシタは約１ns内で分極状態の間で変化し、前記約１nsはＥＰＲＯＭ(Erasable Programmable Read Only Memories)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memories)、またはフラッシュＥＥＰＲＯＭのような大部分の他の不揮発性メモリのプログラム時間より速い。
【０００３】
メモリセルに貯蔵されたデータは次のように読み取られる。まず、メモリセルの強誘電体キャパシタの電極両端に電圧が印加される。次に、前記メモリセルに連結されたビットライン上に充電される電荷の変化量が感知される。ビットライン上に充電された電荷の変化量、すなわちビットライン上の電圧変化を感知するためにはデータ“１”に対応する電圧とデータ“０”に対応する電圧との間の中間値を有する基準電圧を発生する回路を必要とする。一般に、メモリセルと同一の特性を有する強誘電体キャパシタを含む基準セル(reference cell)を用いて基準電圧を生成する。
【０００４】
メモリセル内の強誘電体キャパシタの分極状態を感知することにおいて主な問題点は、時間の経過にしたがって強誘電体キャパシタの電界/分極特性ループ（ヒステリシスループ）が変化することで、これは使用により生じる劣化または長い間任意の分極状態に置かれているために生じる劣化のためである。一般に、時間が経るにしたがって生じる分極特性の変化により結局ヒステリシス曲線が弱くなる。これは、電界/分極の循環下で強誘電体の少なくとも一部分で生じる非反転性(non-reversibility)により発生する現象である。このような強誘電体の変化は、強誘電体メモリセルの分極状態を決定するために強誘電体キャパシタを含む基準セルを使用することを非常に難しくする。
【０００５】
上記問題点を解決するための多様な方法が提案されてきた。そのうちの一つの方法が米国特許番号第５，４３２，７３１の“FERROELECTRIC MEMORY CELL AND METHOD OF SENSING AND WRITING THE POLARIZATION STATE THEREOF”に開示されており、この特許に開示されている基準セルを有する１キャパシタ強誘電体メモリセルを図１に示す。
【０００６】
上記特許の基準セル１２は電圧ダンピング構造(voltage dumping structure)により基準電圧がビットラインＢＩＴＣ上に供給されるように構成されている。より具体的に説明すれば、図１に示すように上記特許は基準セル１２を開示しており、この基準セル１２は第１スイッチングトランジスタ３５、第２スイッチングトランジスタ３７、そして基準キャパシタ３９を含む。第１スイッチングトランジスタ３５のゲートは基準ワードライン４０に連結され、ソースはＢＩＴＣライン２５に連結される。基準キャパシタ３９の一方のプレートは接地に連結され、他方のプレートは第１スイッチングトランジスタ３５のドレインに、そして第２スイッチングトランジスタ３７のソースに連結される。第２スイッチングトランジスタ３７のドレインは基準電位ＲＥＦ ＩＮＩＴに連結され、ゲートは基準初期信号(reference initial signal)を受けるように連結される。
【０００７】
上述した米国特許の電圧ダンピング構造を用いてＤＣレベルの基準電圧を発生することにより、上述した問題点（強誘電体キャパシタを含む基準セルを使用するとき生じる問題点）を解決することができる。しかし、メモリセルも時間の経過にしたがって強誘電体キャパシタのヒステリシスループが変化する現象を呈するようになる。すなわち、図２に示すように、メモリセルの強誘電体キャパシタの分極状態は初期には理想的なヒステリシス曲線（実線で表示）に沿って変化する。しかし、メモリセルの強誘電体キャパシタは所定時間の経過後に劣化し、または弱くなり、点線で示されるようなヒステリシス曲線に沿って変化するようになる。図２に示したように、データ“１”が貯蔵された強誘電体キャパシタの分極レベルは点“Ｃ”から点“Ｃ’”に減少する一方、データ“０”が貯蔵された強誘電体キャパシタの分極レベルは点“Ａ”から点“Ａ’”に増加する。
【０００８】
データ状態によりビットライン上に充電される電圧及び時間の変化を示す図３を参照すれば、データ“１”（Ｄ１）に対応するビットライン電圧が減少する比率とデータ“０”（Ｄ０）に対応するビットライン電圧が増加する比率とが相違することが分かる。これにより、所定時間ｔ１が経た後、最適の感知マージン（データ“１”に対応するビットライン電圧と基準電圧ＶＲＥＦとの間の感知マージンＭＤ１と、データ“０”に対応するビットライン電圧と基準電圧ＶＲＥＦとの間の感知マージンＭＤ２が要求されるマージンより大きく、あるいは同一に設定されることを意味する）を確保することが不可能である。例えば、図３の時間ｔ１で感知マージンＭＤ１が要求されるマージンより小さく、感知マージンＭＤ０が要求されるマージンより大きい場合、データＭＤ１の感知動作が不可能になる。したがって、ヒステリシス曲線が図２のように弱くなるとき、図１の基準回路を利用してデータ“１”のビットライン電圧とデータ“０”のビットライン電圧との中間値を有する基準電圧ＶＲＥＦを生成することが不可能である。これは、ＦＲＡＭ装置の寿命が短くなり、または信頼性が低下することを意味する。
【０００９】
【発明が解決しようとする課題】
したがって本発明の目的は、時間の経過によるメモリセルの強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を含む強誘電体ランダムアクセスメモリ装置を提供することにある。
また本発明の目的は、時間の経過によりメモリセルの強誘電体キャパシタの分極状態が変化してもデータ状態にそれぞれ対応するビットライン電圧の中間値を有する最適の基準電圧を発生する基準回路を含む強誘電体ランダムアクセスメモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明の基準回路は、不揮発性半導体メモリ装置、すなわち強誘電体ランダムアクセスメモリ装置において基準電圧を発生する回路として使用される。この基準回路は分極状態判別回路、デコーダ回路、及び基準電圧発生回路を含む。分極状態判別回路は強誘電体キャパシタを有するダミーセルを用いて時間の経過にしたがって生じる強誘電体キャパシタの分極状態の変化程度を知らせるパス/フェール信号を発生する。このように生成されたパス/フェール信号はデコーダ回路によりデコーディングされ、基準電圧発生回路は電源電圧を利用して相互に異なるレベルの基準電圧を内部的に生成し、このパス/フェール信号を選択情報として利用してこれら基準電圧のうちいずれか一つを出力する。
上記のような基準回路によると、時間が経過するにしたがって生じる強誘電体キャパシタの分極状態変化に感応する最適の基準電圧を発生することができる。
【００１１】
【発明の実施の形態】
以下、本発明の望ましい実施の形態を添付の図面を参照して詳細に説明する。本発明による新たな基準回路は強誘電体ランダムアクセスメモリ装置（ＦＲＡＭ装置）に使用され、強誘電体キャパシタを有するダミーセルを利用して時間の経過により生じる強誘電体キャパシタの分極状態変化を自動的に追跡し(tracking)、この追跡された分極状態変化を基準電圧に反映するように構成されている。すなわち、基準電圧はメモリセルの強誘電体キャパシタの分極状態変化に自動的に感応して変わる。したがって、本発明の基準回路は分極状態変化に応じて変化し、データ“１”に対応する電圧とデータ“０”に対応する電圧の中間値を有する最適の基準電圧を生成する。つまり、ＦＲＡＭ装置の寿命が延長されるだけでなく、信頼性が向上できる。
【００１２】
図４に、上述したような基準電圧を生成する基準回路を備えるＦＲＡＭ装置のブッロク図を示す。本発明のＦＲＡＭ装置１０００はメモリセルアレイ８００と基準回路９００とを含んでなる。メモリセルアレイ８００はデータ情報を貯蔵するためのものであって、それぞれ強誘電体キャパシタを有するメモリセル（図示せず）と各メモリセルのデータを感知するための感知増幅器（図示せず）とを含む。基準回路９００は時間の経過による強誘電体キャパシタの分極状態変化を自動的に追跡し、この追跡された分極状態の変化により可変される基準電圧ＶＲＥＦをメモリセルアレイ８００に供給する。基準回路９００は分極状態判別回路(polarization state disciminating circuit)１００、ダンピング電圧供給回路２００、データ入力回路３００、デコーダ回路４００、ラッチ回路５００、基準電圧発生回路６００、及びディフォールト値制御回路（default value control circuit）７００で構成される。この基準回路９００の各ブロック１００〜７００に対する回路構成及び動作説明を、図５〜図１４に基づいて詳細に説明する。
【００１３】
図５に、本発明による分極状態判別回路の望ましい実施の形態を示す。分極状態判別回路１００は複数個のダミーセル１１０、このダミーセル１１０にそれぞれ対応するダミー感知増幅器１１８、第１ダミービットラインＤＢＬｊ（ｊ＝１〜８）、そして第２ダミービットラインＤＢＬｊＢを含む。この各ダミーセル１１０はアクセストランジスタ１１２と強誘電体キャパシタ１１４とで構成される。前記各キャパシタはメモリセルアレイ８００に提供される強誘電体キャパシタと実質的に同一に製造される。強誘電体キャパシタ１１４の一方のプレート電極は対応するアクセストランジスタ１１２の電流通路を介して対応する第１ダミービットラインＤＢＬ１〜ＤＢＬ８にそれぞれ連結され、他方のプレート電極はダミープレートラインＤＰＬに共通に連結される。これらアクセストランジスタ１１２のゲートはダミーワードラインＤＷＬに共通に連結される。
【００１４】
ここで、ダミーセル１１０のうちの半分、例えば第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０は第１論理状態のデータ（例えば、データ“１”）をそれぞれ貯蔵し、残りのダミーセル１１０すなわち第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０は第２論理状態のデータ（例えば、データ“０”）をそれぞれ貯蔵する。
【００１５】
図５を参照すれば、第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ対応するキャパシタＣ１〜Ｃ８が分極状態判別回路１００にさらに提供される。これらキャパシタＣ１〜Ｃ８の一方のプレート電極は前記ダンピング電圧供給回路２００から提供されるダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４の供給をそれぞれ受けるように連結され、他方のプレート電極は対応するＮＭＯＳトランジスタ１１６を介して対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ連結される。このＮＭＯＳトランジスタ１１６はスイッチング制御信号ＤＭＰＲＳの論理状態により同時にターンオン/オフされる。
【００１６】
ダミー感知増幅器１１８は第１ダミービットラインＤＢＬ１〜ＤＢＬ８と第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂとの間にそれぞれ連結されている。各ダミー感知増幅器１１８は対応する第１及び第２ダミービットライン間の電圧差を感知し、感知結果により対応する第１ダミービットラインの電圧を第１論理状態（例えば、電源電圧）または第２論理状態（例えば、接地電圧）に、そして第２ダミービットラインの電圧を第２論理状態または第１論理状態にそれぞれ増幅する。すなわち、対応する第１及び第２ダミービットラインは対応する感知増幅器により相反する論理状態に設定される。このダミー感知増幅器１１８により感知増幅される第１ダミービットラインの論理状態はダミーセル１１０にそれぞれ対応するパス／フェール信号ＰＦ１〜ＰＦ８として使用される。
【００１７】
第１ダミービットラインＤＢＬ１〜ＤＢＬ８はＮＭＯＳトランジスタ１２０を介して図４のデコーダ回路４００に連結され、ＮＭＯＳトランジスタ１２０はスイッチング制御信号ＤＹＳＷの論理状態により同時にターンオン／オフされる。そして、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは対応するＮＭＯＳトランジスタ（またはビットラインプリチャージトランジスタ）１２２を介して接地電圧にプリチャージされる。ＮＭＯＳトランジスタ１２２はプリチャージ信号ＤＢＬＰが論理“ハイ”レベルのとき同時にターンオンされ、プリチャージ回路を構成する。
【００１８】
このような回路構成によると、分極状態判別回路１００はダンピング電圧供給回路２００から提供される複数個のダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４に応答して強誘電体キャパシタ１１４それぞれの分極状態を判別する。分極状態判別回路１００は判別結果としてダミーセル１１０のそれぞれに対応するパス/フェール信号ＰＦｊ（ｊ＝１〜８）を発生する。ここで、ダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４は相互に異なる電圧レベルを持ち、前記ダミーセル１１０にそれぞれ対応する。結果的に、パス/フェール信号ＰＦ１〜ＰＦ８は対応する強誘電体キャパシタの分極状態に対応する電圧（対応するビットラインにそれぞれ充電される電圧）が対応するダンピング電圧より高いか低いかを示す。
【００１９】
例えば、ダミービットラインＤＢＬ１に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より高いとき、対応するパス／フェール信号ＰＦ１は論理“ハイ”レベル、すなわち“１”を有する。そして、ダミービットラインＤＢＬ１に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より低いとき、対応するパス／フェール信号ＰＦ１は論理“ロウ”レベル、すなわち“０”を有する。一方、ダミービットラインＤＢＬ５に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より高いとき、対応するパス／フェール信号ＰＦ５は論理“ハイ”レベル、すなわち“１”を有する。そして、ダミービットラインＤＢＬ５に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より低いとき、対応するパス／フェール信号ＰＦ５は論理“ロウ”レベル、すなわち“０”を有する。したがって、ダミービットラインＤＢＬ１〜ＤＢＬ４に充電される電圧が対応するダンピング電圧より高いとき、信号ＰＦ１〜ＰＦ４はすべてパス状態を示す“１”を有する。同様に、ダミービットラインＤＢＬ５〜ＤＢＬ８に充電される電圧が対応するダンピング電圧より低いとき、信号ＰＦ５〜ＰＦ８はすべてパス状態を示す“０”を有する。
【００２０】
さらに図４を参照すれば、ダンピング電圧供給回路２００はダンピング電圧発生器２２０と駆動回路２４０とで構成される。ダンピング電圧発生器２２０の望ましい実施の形態を図６に示し、駆動回路２４０の望ましい実施の形態を図７に示す。
【００２１】
図６において、ダンピング電圧発生器２２０は図示のように連結された複数個の抵抗２５１〜２６０及びＮＭＯＳトランジスタ２６１〜２６４を利用する電圧分配機であって、この分野で通常の知識を有する者にはよく知られている。“ＶＤＭＰ_ＤＥＮ”と表記された信号は基準回路９００が適正な基準電圧ＶＲＥＦを生成した後、ダンピング電圧発生器２２０で発生できる電力損失を防ぐために使用される。
【００２２】
図７において、駆動回路２４０は前段に位置したダンピング電圧発生器２２０で生成されたダンピング電圧ＶＤＭＰ１_Ａ〜ＶＤＭＰ１_Ｄ、ＶＤＭＰ０_Ａ〜ＶＤＭＰ０_Ｄを分極状態判別回路１００に伝達するためのもので、ダンピング電圧ＶＤＭＰ１_Ａ〜ＶＤＭＰ１_Ｄ、ＶＤＭＰ０_Ａ〜ＶＤＭＰ０_Ｄにそれぞれ対応する複数個のドライバ２４０_１〜２４０_８で構成される。ドライバ２４０_１〜２４０_８は“ＲＤＶＥＮ”と表記された信号により共通に活性化され、あるいは非活性化される。図面にはただ一つのダンピング電圧ＶＤＭＰ１_Ａに対するドライバ２４０_１の詳細回路を示すが、残りのダンピング電圧にそれぞれ対応するドライバ２４０_２〜２４０_８も同一に構成される。このような駆動回路２４０は分極状態判別回路１００に連結されるダンピング電圧発生器２２０の負担（例えば、ダンピング電圧を伝達するための信号ラインローディング）を低減するために使用される。ドライバ２４０_１〜２４０_８はダンピング電圧発生器２２０から提供される電圧と実質的に同一のレベルの安定したダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４をそれぞれ出力する。
【００２３】
図８は、本発明によるデータ入力回路の望ましい実施例を示すものである。同図のデータ入力回路３００はパワーアップ時に分極状態判別回路１００に提供されるダミーセル１１０に書き込まれるデータ“１”とデータ“０”とを供給するためのもので、図示のように連結されたＰＭＯＳトランジスタ３０２、３０４、３０６、３０８及びＮＭＯＳトランジスタ３１０、３１２、３１４、３１６で構成される。ＮＭＯＳトランジスタ３１０、３１２、３１４、３１６は“ＤＩＮＥＮ”と表記された信号の論理状態により同時にターンオン／オフされ、ＰＭＯＳトランジスタ３０２、３０４、３０６、３０８は“ＤＩＮＥＮＢ”と表記された信号の論理状態により同時にターンオン／オフされる。前記信号ＤＩＮＥＮはパワーアップ時に遂行されるダミーセル１１０の書込動作（以下、詳細に説明する）の間に活性化される信号である。本発明の基準回路９００を具備したＦＲＡＭ装置に電源が供給されるとき、分極状態判別回路１００に提供されるダミーセル１１０の半分にはデータ入力回路３００を介してデータ“１”が書き込まれ、残りのダミーセルにはデータ入力回路３００を介してデータ“０”が書き込まれる。これに対する説明は、以下に詳細に説明する。
【００２４】
図９は、本発明によるデコーダ回路を示すブロック図である。同図のデコーダ回路４００は、分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８をデコーディングして強誘電体キャパシタの分極状態変化による最適の基準電圧を選択するための選択信号ＳＥＬ１〜ＳＥＬ６を発生する。デコーダ回路４００は３段デコーディング構造を有するように７つのデコーダ４０２〜４１４で構成される。各デコーダの詳細回路を図１０〜図１２に示す。このような回路構成において、“ＤＥＣ_ＥＮ”と表記される信号が論理“ロウ”レベルに維持されるとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６は論理“ロウ”レベルの非活性状態に維持される。
【００２５】
分極状態判別回路１００から出力される信号ＰＦ１〜ＰＦ８すべてがパス状態“１１１１００００”を、またはフェール状態“００００１１１１”を示すとき、デコーダ回路４００のすべての出力信号ＳＥＬ１〜ＳＥＬ６は論理“ロウ”レベルの非活性状態に維持される。これら選択信号ＳＥＬ１〜ＳＥＬ６はラッチ回路５００にラッチされる。なお、製造工程中のパーティクルにより分極状態判別回路１００の出力信号ＰＦ１〜ＰＦ８が非正常の値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。例えば、分極状態判別回路１００の出力信号ＰＦ１〜ＰＦ４が“１０１１”、“１１０１”、“１１１０”のような値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。同様に、分極状態判別回路１００の出力信号ＰＦ５〜ＰＦ８が“１０００”、“０１００”、“００１０”のような値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。
【００２６】
上述の場合において、ディフォールト値の基準電圧ＶＲＥＦが基準電圧発生回路６００から出力される。そして、これら場合を除ければ、ディフォールト値より低くまたは高いレベルの基準電圧ＶＲＥＦが基準電圧発生回路６００から出力されるようにデコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６のうちいずれか一つが論理“ハイ”レベルに活性化される。これについては、以下に詳しく説明する。
【００２７】
図１３は、本発明による基準電圧発生回路の望ましい実施の形態を示すものである。同図の基準電圧発生回路６００は“ＲＥＦＥＮ”と表記される信号により活性化され、ラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６とディフォールト値制御回路７００の出力信号ＶＲＥＦ_ＤＥＮに応答して基準電圧ＶＲＥＦを出力する。この信号ＶＲＥＦ_ＤＥＮはディフォールト値制御回路７００を示す図１４を参照すれば、電源が供給され、ラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６がすべて論理“ロウ”レベルに維持される間に論理“ハイ”レベルを有する。この反面、出力信号ＬＡＴ１〜ＬＡＴ６のうちいずれか一つが論理“ハイ”レベルになるとき、前記信号ＶＲＥＦ_ＤＥＮは論理“ロウ”レベルとなる。図１４において、“ＶＣＣＨ”と表記された信号は電源が供給され、この電源が一定レベル以上に高くなるときに論理“ハイ”レベルに維持される信号である。
【００２８】
電源が供給された後、基準電圧発生回路６００の出力端ＶＲＥＦは信号ＶＲＥＦ_ＤＥＮによりターンオンされるＮＭＯＳトランジスタ６６４を介して所定の電圧（以下、“ディフォールト電圧”とする）に充電される。以後、上述したように、分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８がすべてパス状態またはフェール状態を有するとき、そして製造工程中のパーティクルによりパス／フェール信号ＰＦ１〜ＰＦ８が非正常的な論理値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルに維持される。これは、図１３のＮＭＯＳトランジスタ６５８、６６０、６６２、６６６、６６８、６７０がラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６によりターンオフされるようにする。したがって、基準電圧発生回路６００は基準電圧ＶＲＥＦとして前記ディフォールト電圧を出力する。一方、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６のうちいずれか一つが論理“ハイ”レベルになると、ディフォールト値制御回路７００の出力信号ＶＲＥＦ_ＤＥＮが論理“ロウ”レベルになり、これは基準電圧発生回路６００がディフォールト電圧より低くあるいは高いレベルの基準電圧ＶＲＥＦを生成するようにする。
【００２９】
以上、説明したように、本発明の基準回路９００を具備するＦＲＡＭ装置１０００に電源が供給されるとき、分極状態判別回路１００に提供されるダミーセル１１０の半分にはデータ入力回路３００を介してデータ“１”が書き込まれ、残りのダミーセルにはデータ入力回路３００を介しデータ“０”が書き込まれる。分極状態判別回路１００にデータが書き込まれた後、分極状態判別回路１００に提供されるダミーセルの分極状態を判別するための読出し動作が遂行される。これに対する説明は、以下図１５と図１６とを参照して詳しく説明する。図１５，図１６には、分極状態判別回路の書込動作及び読出し動作を説明するための動作タイミングを示す。
【００３０】
まず、分極状態判別回路１００のダミーセルにデータを書き込むための動作を説明する。図１５，図１６とを参照すれば、パワーアップ時の制御信号ＤＩＮＥＮ、ＶＲＥＦ_ＤＥＮ、ＶＤＭＰ_ＤＥＮ、ＲＤＶＥＮはすべて論理“ハイ”レベルに活性化される。データ入力回路３００のＰＭＯＳ及びＮＭＯＳトランジスタ３０２〜３１６は制御信号ＤＩＮＥＮのロウ−ハイ遷移と制御信号ＤＩＮＥＮＢのハイ−ロウ遷移とによりすべてターンオンされ、その結果、分極状態判別回路１００の出力信号ラインＰＦ１〜ＰＦ４は論理“ハイ”レベルにそれぞれ充電され、他の出力信号ラインＰＦ５〜ＰＦ８は論理“ロウ”レベルにそれぞれ充電される。同時に、ダンピング電圧供給回路２００は制御信号ＶＤＭＰ_ＤＥＮ、ＲＤＶＥＮのロウ−ハイ遷移にしたがって相互に異なるレベルのダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４を発生する。このとき、デコーダ回路４００は論理“ロウ”レベルに維持される制御信号ＤＥＣ_ＥＮにより非活性化される。
【００３１】
このような条件下で、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは論理“ハイ”レベルのプリチャージ信号ＤＢＬＰによりターンオンされる対応のＮＭＯＳトランジスタ１２２を介して接地電圧Ｖｓｓにそれぞれプリチャージされる。このプリチャージ信号ＤＢＬＰが論理“ハイ”レベルから論理“ロウ”レベルに遷移した後、ダミーワードライン信号ＤＷＬが論理“ロウ”レベルから論理“ハイ”レベルに遷移し、その結果、各ダミーセル１１０のアクセストランジスタ１１２はターンオンされる。
【００３２】
その次に、図１５，図１６に示すように、スイッチング制御信号ＤＭＰＲＳが“ハイ”レベルに活性化されるにしたがってダンピング電圧供給回路２００から提供される相互に異なるレベルを有するダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４が対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ伝達される。そして、ダミープレートライン信号ＤＰＬがパルス形態に活性化されるにしたがって、各ダミーセルの強誘電体キャパシタの両端にはダミープレートラインＤＰＬで第１ダミービットラインに電圧が印加される。すなわち、負の電圧が強誘電体キャパシタの両端に印加される。所定時間の経過後、ダミープレートラインＤＰＬ信号が非活性化されるにしたがってキャパシタ両端に印加される電圧が除去される。このような動作の結果、各ダミーセルの強誘電体キャパシタは図２の点“Ａ”の分極状態を呈する。
【００３３】
このような状態下で、図１５，図１６示すように、スイッチング制御信号ＤＹＳＷが論理“ハイ”レベルに活性化されるにしたがって第１ダミービットラインＤＢＬ１〜ＤＢＬ４のそれぞれはデータ入力回路３００のＰＭＯＳトランジスタ３０２〜３０８を介して供給される電源電圧Ｖｃｃに駆動され（または充電され）、他の第１ダミービットラインＤＢＬ５〜ＤＢＬ８はデータ入力回路３００のＮＭＯＳトランジスタ３１０〜３１６を介して接地される。このとき、電源電圧Ｖｃｃを有する第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０の強誘電体キャパシタ１１４の両端には正の電圧が印加されるので、この第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０の強誘電体キャパシタ１１４の分極状態は点“Ａ”から点“Ｃ”に変化する。すなわち、ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０にはデータ“１”が書き込まれる。
【００３４】
一方、接地された第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０の強誘電体キャパシタ１１４の両端には理想的には電圧差が生じないので、第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０の強誘電体キャパシタ１１４の分極状態は続けて点“Ａ”状態に維持される。すなわち、第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０にはデータ“０”が書き込まれる。次に、ダミープレートライン信号ＤＰＬが更にパルス形態に活性化された後、スイッチング制御信号ＤＹＳＷ及びダミーワードライン信号ＤＷＬが順次非活性化される。このような一連の過程を通じて分極状態判別回路の書込み動作が終了する。この書込み動作が終了することにより、制御信号ＤＩＮＥＮ、ＤＩＮＥＮＢは論理“ロウ”レベルと論理“ハイ”レベルとにそれぞれ非活性化され、その結果、データ入力回路３００は分極状態判別回路１００と電気的に分離される。
【００３５】
パワーアップ時に遂行される書込み動作が完了した後、ダミーセル１１０のそれぞれに提供される強誘電体キャパシタ１１４の分極状態による基準電圧ＶＲＥＦを生成するためにダミーセル１１０それぞれの強誘電体キャパシタ１１４の分極状態が判別される。これは、図１５，図１６を参照して以下に詳細に説明する。
まず、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは論理“ハイ”レベルのプリチャージ信号ＤＢＬＰによりターンオンされた対応するＮＭＯＳトランジスタ１２２を介して接地電圧Ｖｓｓにそれぞれプリチャージされる。このプリチャージ信号ＤＢＬＰが論理“ハイ”レベルから論理“ロウ”レベルに遷移した後、ダミーワードライン信号ＤＷＬが論理“ロウ”レベルから論理“ハイ”レベルに遷移し、その結果、ダミーセル１１０のアクセストランジスタ１１２は同時にターンオンされる。
【００３６】
次に、図１５，図１６に示すように、スイッチング制御信号ＤＭＰＲＳが論理“ハイ”レベルに活性化されるにしたがってダンピング電圧供給回路２００からのダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４がＮＭＯＳトランジスタ１１６を介して対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂに伝達される。ダミープレートライン信号ＤＰＬがパルス形態に活性化されるにしたがって各ダミーセル１１０の強誘電体キャパシタの両端にはダミープレートラインＤＰＬで対応する第１ダミービットラインに電圧が印加される。すなわち、負の電圧が強誘電体キャパシタの両端に印加される。所定時間が経た後、このダミープレートライン信号が非活性化されるにしたがってキャパシタの両端に印加される電圧が除去される。その結果、データ“１”が貯蔵されたダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセルの強誘電体キャパシタの分極状態は図２で点“Ｃ”から点“Ａ”にスイッチングされる反面、データ“０”が貯蔵されるダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセルの強誘電体キャパシタの分極状態は点“Ａ”から点“Ｄ”を経て更に点“Ａ”に戻る。そのようにスイッチングされた分極状態を有する強誘電体キャパシタにより充電される第１ダミービットラインＤＢＬ１〜ＤＢＬ８の電圧は対応する感知増幅器１１８によるダンピング電圧とのレベル比較結果で、論理“ハイ”レベルの電源電圧または論理“ロウ”レベルの接地電圧に増幅されることであろう。このように設定された第１ダミービットラインＤＢＬ１〜ＤＢＬ８の論理状態はスイッチング制御信号ＤＹＳＷが活性化されるときパス／フェール信号ＰＦ１〜ＰＦ８としてデコーダ回路４００に出力される。パス／フェール信号ＰＦ１〜ＰＦ８の論理状態が決められることをより具体的に説明すれば、次のようである。
【００３７】
分極状態判別回路１００に供給されるダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４は、図１７を参照すれば、データ“１”に対応するビットライン充電電圧ＶＤ１とデータ“０”に対応するビットライン充電電圧ＶＤ０との間に存在する。具体的には、ダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４は電圧ＶＤ１、ＶＤ０の中間値Ｖｍ及び電圧ＶＤ１の間に存在し、このダンピング電圧ＶＤＭＰ０_１〜ＶＤＭＰ０_４は電圧Ｖｍ、ＶＤ０間に存在する。このような電圧分布を有するダンピング電圧とデータ“０”及びデータ“１”が半分ずつ貯蔵されたダミーセル１１０を利用することにより、時間の経過により変化される強誘電体キャパシタの分極状態が判別可能である。
【００３８】
例えば、データ“１”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ１が対応するダンピング電圧より高いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“１”を示す電源電圧Ｖｃｃに増幅される。これに反して、データ“１”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ１が対応するダンピング電圧より低いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“０”を示す接地電圧Ｖｓｓとなる。同様に、データ“０”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ０が対応するダンピング電圧より低いとき、前記第１ダミービットラインの電圧は対応する感知増幅器によりデータ“０”を示す接地電圧Ｖｓｓとなる。一方、データ“０”が貯蔵されたダミーセルにより充電される第２ダミービットラインのの電圧ＶＤ０が対応するダンピング電圧より高いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“１”を示す電源電圧Ｖｃｃに増幅される。
【００３９】
以上に説明したように、ヒステリシス曲線が変化される前にはデータ“１”が貯蔵されたダミーセルに連結される第１ダミービットラインＤＢＬ１〜ＤＢＬ４上の論理状態は対応する感知増幅器１１８により論理“１”の論理“ハイ”レベル、すなわち電源電圧レベルを持ち、データ“０”が貯蔵されたダミーセルに連結された第１ダミービットラインＤＢＬ５〜ＤＢＬ８上の論理状態は対応する感知増幅器１１８により論理“０”の“ロウ”レベル、すなわち接地電圧レベルを有する。これは、データ“１”が元に書かれている状態で読み取られるとき、パス／フェール信号が論理“ハイ”レベル（論理“１”）となり、データ“０”が元に書かれている状態で読み出されるときパス／フェール信号が論理“ロウ”レベル（論理“０”）となることを意味する。
【００４０】
時間が経過することにより強誘電体キャパシタのヒステリシス曲線が図２の点線で表示されたように弱くなる場合、データ“１”が貯蔵されたダミーセルにより充電されるビットラインの電圧ＶＤ１は低くなり、データ“０”が貯蔵されたダミーセルにより充電されるビットラインの電圧ＶＤ０は高くなる。これにより、前記低くなった電圧ＶＤ１（例えば、図１７の点Ｘ）より高いレベルのダンピング電圧（例えば、図１７のＶＤＭＰ１_４、ＶＤＭＰ１_３）に関連した第１ダミービットライン（例えば、ＤＢＬ４、ＤＢＬ３）それぞれは対応する感知増幅器によりデータ“０”を示す接地電圧を有する。残りの第１ダミービットライン（例えば、ＤＢＬ１、ＤＢＬ２）のそれぞれは元に書かれたデータ“１”を示す電源電圧を有する。
【００４１】
つまり、第１ダミービットラインＤＢＬ１、ＤＢＬ２に連結されたダミーセルに対する読出動作が正常に遂行される反面、第１ダミービットラインＤＢＬ３、ＤＢＬ４に連結されたダミーセルに対する読出し動作は正常に遂行されない（読出しフェールが生じる）。したがって、第１ダミービットラインＤＢＬ１、ＤＢＬ２に対応するパス／フェール信号ＰＦ１、ＰＦ２は論理“ハイ”レベルとなり、第１ダミービットラインＤＢＬ３、ＤＢＬ４に対応するパス／フェール信号ＰＦ３、ＰＦ４は論理“ロウ”レベルとなる。
【００４２】
同様に、このように高くなる電圧ＶＤ０（例えば、図１７の点“Ｙ”）より低いレベルのダンピング電圧（例えば、図１７のＶＤＭＰ０_４、ＶＤＭＰ１_３）に関連した第１ダミービットライン（例えば、ＤＢＬ８）が対応する感知増幅器によりデータ“１”を示す電源電圧を有する。残りの第１ダミービットライン（例えば、ＤＢＬ５、ＤＢＬ６、ＤＢＬ７）のそれぞれは元に書かれたデータ“０”を示す接地電圧を有する。つまり、第１ダミービットラインＤＢＬ５、ＤＢＬ６、ＤＢＬ７に対応するパス／フェール信号ＰＦ５、ＰＦ６、ＰＦ７は論理“ロウ”レベルとなり、第１ダミービットラインＤＢＬ８に対応するパス／フェール信号ＰＦ８は論理“ハイ”レベルとなる。
【００４３】
上述したような方法により生成されるパス／フェール信号ＰＦ１〜ＰＦ８はデコーダか回路４００によりデコーディングされ、デコーディング結果による選択信号ＳＥＬ１〜ＳＥＬ６はラッチ回路５００に貯蔵される。次に、基準電圧発生回路６００は内部的に相互に異なるレベルの分配電圧を生成し、ラッチ回路５００から出力される選択信号ＳＥＬ１〜ＳＥＬ６のうち活性化される選択信号により前記生成された分配電圧のうちいずれか一つの分配電圧が強誘電体キャパシタの分極状態変化による最適の基準電圧ＶＲＥＦとして出力される。もし、上記のような場合が生じると、すなわち分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８がすべてパス状態またはフェール状態を有し、あるいは製造工程中のパーティクルによりパス／フェール信号ＰＦ１〜ＰＦ８が非正常的論理値を有すると、基準電圧ＶＲＥＦとしてディフォールト値が出力されることであろう。
【００４４】
本発明によると、前記選択信号ＳＥＬ１〜ＳＥＬ６を生成するための読出し動作だけでなくデータ“１”及びデータ“０”を書き込むための動作は、ただパワーアップ時のみに遂行される。以後、パワーアップ時に生成される選択信号ＳＥＬ１〜ＳＥＬ６がラッチ回路５００に貯蔵されているので、基準電圧ＶＲＥＦは分極状態判別回路１００の読出し動作なしにラッチ回路５００に貯蔵された選択信号ＳＥＬ１〜ＳＥＬ６により自動的に生成される。そして、本発明による基準回路９００はこの分野によく知られている“オープンビットライン構造(open bit line structure)”だけでなく“折り返しビットライン構造(folded bit line structure)”にすべて適用可能であることは自明である。
【００４５】
【発明の効果】
上述したように、時間の経過により変化される強誘電体キャパシタの分極状態がパス／フェール信号の論理状態により判別される。したがって、本発明によるＦＲＡＭ装置の基準回路は時間の経過によりメモリセルの強誘電体キャパシタの分極状態が変わってもデータ状態にそれぞれ対応するビットライン電圧の中間値を有する基準電圧を発生することができる効果がある。
【図面の簡単な説明】
【図１】従来技術による強誘電体ランダムアクセスメモリ装置を示す回路図。
【図２】理想的なヒステリシス特性及び劣化したヒステリシス特性を示すグラフ。
【図３】強誘電体メモリセルに貯蔵されたデータ状態に対応する電圧と時間の変化を示すグラフ。
【図４】本発明による強誘電体ランダムアクセスメモリ装置を示すブロック図。
【図５】図４の分極状態判別回路の望ましい実施の形態を示す図。
【図６】図４のダンピング電圧発生器の望ましい実施の形態を示す図。
【図７】図４のドライバ回路の望ましい実施の形態を示す図。
【図８】図４のデータ入力回路の望ましい実施の形態を示す図。
【図９】図４のデコーダ回路を示す図。
【図１０】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その１）。
【図１１】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その２）。
【図１２】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その３）。
【図１３】図４の基準電圧発生回路の望ましい実施の形態を示す図。
【図１４】図４のディフォールト値制御回路の望ましい実施の形態を示す図。
【図１５】分極状態判別回路の動作を説明するためのタイミング図（その１）。
【図１６】分極状態判別回路の動作を説明するためのタイミング図（その２）。
【図１７】データ“１”及びデータ“０”に対応するビットライン充電電圧及びダンピング電圧の関係を示す図。
【符号の説明】
１００： 分極状態判別回路
２００： ダンピング電圧供給回路
３００： データ入力回路
４００： デコーダ回路
５００： ラッチ回路
６００： 基準電圧発生回路
７００： ディフォールト値制御回路
８００： メモリセルアレイ
９００： 基準回路
１０００： ＦＲＡＭ
【発明の属する技術分野】
本発明は集積回路メモリに係り、具体的には強誘電体ランダムアクセスメモリ装置に関する。
【０００２】
【従来の技術】
強誘電体ランダムアクセスメモリ(Ferroelectric Random Access Memory：以下、“ＦＲＡＭ”という)は各メモリセルの貯蔵素子として強誘電体キャパシタを使用している。各メモリセルは強誘電体キャパシタの電気的分極(polarization)に基づいて論理状態(logic state)を記録する。強誘電体キャパシタは正電極またはプレートの間にＰＺＴ(PbZrTiO3: Lead-Zirconate titanate)のような強誘電体を含む誘電体を有する。強誘電体キャパシタのプレートに電圧が印加されるとき、強誘電体は電界方向に分極される。強誘電体キャパシタの分極状態を変化させるためのスイッチングしきい値(switching threshold)を強制電圧(coercive voltage)という。強誘電体キャパシタはヒステリシス(hysterisis)を示し、分極状態による電流がキャパシタに流れる。キャパシタに印加される電圧が強制電圧より大きいと、強誘電体キャパシタは印加された電圧の極性により分極状態を変化させるようになる。分極状態は電源が除去された後にも維持され、その結果、不揮発性を提供する。強誘電体キャパシタは約１ns内で分極状態の間で変化し、前記約１nsはＥＰＲＯＭ(Erasable Programmable Read Only Memories)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memories)、またはフラッシュＥＥＰＲＯＭのような大部分の他の不揮発性メモリのプログラム時間より速い。
【０００３】
メモリセルに貯蔵されたデータは次のように読み取られる。まず、メモリセルの強誘電体キャパシタの電極両端に電圧が印加される。次に、前記メモリセルに連結されたビットライン上に充電される電荷の変化量が感知される。ビットライン上に充電された電荷の変化量、すなわちビットライン上の電圧変化を感知するためにはデータ“１”に対応する電圧とデータ“０”に対応する電圧との間の中間値を有する基準電圧を発生する回路を必要とする。一般に、メモリセルと同一の特性を有する強誘電体キャパシタを含む基準セル(reference cell)を用いて基準電圧を生成する。
【０００４】
メモリセル内の強誘電体キャパシタの分極状態を感知することにおいて主な問題点は、時間の経過にしたがって強誘電体キャパシタの電界/分極特性ループ（ヒステリシスループ）が変化することで、これは使用により生じる劣化または長い間任意の分極状態に置かれているために生じる劣化のためである。一般に、時間が経るにしたがって生じる分極特性の変化により結局ヒステリシス曲線が弱くなる。これは、電界/分極の循環下で強誘電体の少なくとも一部分で生じる非反転性(non-reversibility)により発生する現象である。このような強誘電体の変化は、強誘電体メモリセルの分極状態を決定するために強誘電体キャパシタを含む基準セルを使用することを非常に難しくする。
【０００５】
上記問題点を解決するための多様な方法が提案されてきた。そのうちの一つの方法が米国特許番号第５，４３２，７３１の“FERROELECTRIC MEMORY CELL AND METHOD OF SENSING AND WRITING THE POLARIZATION STATE THEREOF”に開示されており、この特許に開示されている基準セルを有する１キャパシタ強誘電体メモリセルを図１に示す。
【０００６】
上記特許の基準セル１２は電圧ダンピング構造(voltage dumping structure)により基準電圧がビットラインＢＩＴＣ上に供給されるように構成されている。より具体的に説明すれば、図１に示すように上記特許は基準セル１２を開示しており、この基準セル１２は第１スイッチングトランジスタ３５、第２スイッチングトランジスタ３７、そして基準キャパシタ３９を含む。第１スイッチングトランジスタ３５のゲートは基準ワードライン４０に連結され、ソースはＢＩＴＣライン２５に連結される。基準キャパシタ３９の一方のプレートは接地に連結され、他方のプレートは第１スイッチングトランジスタ３５のドレインに、そして第２スイッチングトランジスタ３７のソースに連結される。第２スイッチングトランジスタ３７のドレインは基準電位ＲＥＦ ＩＮＩＴに連結され、ゲートは基準初期信号(reference initial signal)を受けるように連結される。
【０００７】
上述した米国特許の電圧ダンピング構造を用いてＤＣレベルの基準電圧を発生することにより、上述した問題点（強誘電体キャパシタを含む基準セルを使用するとき生じる問題点）を解決することができる。しかし、メモリセルも時間の経過にしたがって強誘電体キャパシタのヒステリシスループが変化する現象を呈するようになる。すなわち、図２に示すように、メモリセルの強誘電体キャパシタの分極状態は初期には理想的なヒステリシス曲線（実線で表示）に沿って変化する。しかし、メモリセルの強誘電体キャパシタは所定時間の経過後に劣化し、または弱くなり、点線で示されるようなヒステリシス曲線に沿って変化するようになる。図２に示したように、データ“１”が貯蔵された強誘電体キャパシタの分極レベルは点“Ｃ”から点“Ｃ’”に減少する一方、データ“０”が貯蔵された強誘電体キャパシタの分極レベルは点“Ａ”から点“Ａ’”に増加する。
【０００８】
データ状態によりビットライン上に充電される電圧及び時間の変化を示す図３を参照すれば、データ“１”（Ｄ１）に対応するビットライン電圧が減少する比率とデータ“０”（Ｄ０）に対応するビットライン電圧が増加する比率とが相違することが分かる。これにより、所定時間ｔ１が経た後、最適の感知マージン（データ“１”に対応するビットライン電圧と基準電圧ＶＲＥＦとの間の感知マージンＭＤ１と、データ“０”に対応するビットライン電圧と基準電圧ＶＲＥＦとの間の感知マージンＭＤ２が要求されるマージンより大きく、あるいは同一に設定されることを意味する）を確保することが不可能である。例えば、図３の時間ｔ１で感知マージンＭＤ１が要求されるマージンより小さく、感知マージンＭＤ０が要求されるマージンより大きい場合、データＭＤ１の感知動作が不可能になる。したがって、ヒステリシス曲線が図２のように弱くなるとき、図１の基準回路を利用してデータ“１”のビットライン電圧とデータ“０”のビットライン電圧との中間値を有する基準電圧ＶＲＥＦを生成することが不可能である。これは、ＦＲＡＭ装置の寿命が短くなり、または信頼性が低下することを意味する。
【０００９】
【発明が解決しようとする課題】
したがって本発明の目的は、時間の経過によるメモリセルの強誘電体キャパシタの分極状態変化に応じて可変する基準電圧を発生する基準回路を含む強誘電体ランダムアクセスメモリ装置を提供することにある。
また本発明の目的は、時間の経過によりメモリセルの強誘電体キャパシタの分極状態が変化してもデータ状態にそれぞれ対応するビットライン電圧の中間値を有する最適の基準電圧を発生する基準回路を含む強誘電体ランダムアクセスメモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するために本発明の基準回路は、不揮発性半導体メモリ装置、すなわち強誘電体ランダムアクセスメモリ装置において基準電圧を発生する回路として使用される。この基準回路は分極状態判別回路、デコーダ回路、及び基準電圧発生回路を含む。分極状態判別回路は強誘電体キャパシタを有するダミーセルを用いて時間の経過にしたがって生じる強誘電体キャパシタの分極状態の変化程度を知らせるパス/フェール信号を発生する。このように生成されたパス/フェール信号はデコーダ回路によりデコーディングされ、基準電圧発生回路は電源電圧を利用して相互に異なるレベルの基準電圧を内部的に生成し、このパス/フェール信号を選択情報として利用してこれら基準電圧のうちいずれか一つを出力する。
上記のような基準回路によると、時間が経過するにしたがって生じる強誘電体キャパシタの分極状態変化に感応する最適の基準電圧を発生することができる。
【００１１】
【発明の実施の形態】
以下、本発明の望ましい実施の形態を添付の図面を参照して詳細に説明する。本発明による新たな基準回路は強誘電体ランダムアクセスメモリ装置（ＦＲＡＭ装置）に使用され、強誘電体キャパシタを有するダミーセルを利用して時間の経過により生じる強誘電体キャパシタの分極状態変化を自動的に追跡し(tracking)、この追跡された分極状態変化を基準電圧に反映するように構成されている。すなわち、基準電圧はメモリセルの強誘電体キャパシタの分極状態変化に自動的に感応して変わる。したがって、本発明の基準回路は分極状態変化に応じて変化し、データ“１”に対応する電圧とデータ“０”に対応する電圧の中間値を有する最適の基準電圧を生成する。つまり、ＦＲＡＭ装置の寿命が延長されるだけでなく、信頼性が向上できる。
【００１２】
図４に、上述したような基準電圧を生成する基準回路を備えるＦＲＡＭ装置のブッロク図を示す。本発明のＦＲＡＭ装置１０００はメモリセルアレイ８００と基準回路９００とを含んでなる。メモリセルアレイ８００はデータ情報を貯蔵するためのものであって、それぞれ強誘電体キャパシタを有するメモリセル（図示せず）と各メモリセルのデータを感知するための感知増幅器（図示せず）とを含む。基準回路９００は時間の経過による強誘電体キャパシタの分極状態変化を自動的に追跡し、この追跡された分極状態の変化により可変される基準電圧ＶＲＥＦをメモリセルアレイ８００に供給する。基準回路９００は分極状態判別回路(polarization state disciminating circuit)１００、ダンピング電圧供給回路２００、データ入力回路３００、デコーダ回路４００、ラッチ回路５００、基準電圧発生回路６００、及びディフォールト値制御回路（default value control circuit）７００で構成される。この基準回路９００の各ブロック１００〜７００に対する回路構成及び動作説明を、図５〜図１４に基づいて詳細に説明する。
【００１３】
図５に、本発明による分極状態判別回路の望ましい実施の形態を示す。分極状態判別回路１００は複数個のダミーセル１１０、このダミーセル１１０にそれぞれ対応するダミー感知増幅器１１８、第１ダミービットラインＤＢＬｊ（ｊ＝１〜８）、そして第２ダミービットラインＤＢＬｊＢを含む。この各ダミーセル１１０はアクセストランジスタ１１２と強誘電体キャパシタ１１４とで構成される。前記各キャパシタはメモリセルアレイ８００に提供される強誘電体キャパシタと実質的に同一に製造される。強誘電体キャパシタ１１４の一方のプレート電極は対応するアクセストランジスタ１１２の電流通路を介して対応する第１ダミービットラインＤＢＬ１〜ＤＢＬ８にそれぞれ連結され、他方のプレート電極はダミープレートラインＤＰＬに共通に連結される。これらアクセストランジスタ１１２のゲートはダミーワードラインＤＷＬに共通に連結される。
【００１４】
ここで、ダミーセル１１０のうちの半分、例えば第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０は第１論理状態のデータ（例えば、データ“１”）をそれぞれ貯蔵し、残りのダミーセル１１０すなわち第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０は第２論理状態のデータ（例えば、データ“０”）をそれぞれ貯蔵する。
【００１５】
図５を参照すれば、第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ対応するキャパシタＣ１〜Ｃ８が分極状態判別回路１００にさらに提供される。これらキャパシタＣ１〜Ｃ８の一方のプレート電極は前記ダンピング電圧供給回路２００から提供されるダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４の供給をそれぞれ受けるように連結され、他方のプレート電極は対応するＮＭＯＳトランジスタ１１６を介して対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ連結される。このＮＭＯＳトランジスタ１１６はスイッチング制御信号ＤＭＰＲＳの論理状態により同時にターンオン/オフされる。
【００１６】
ダミー感知増幅器１１８は第１ダミービットラインＤＢＬ１〜ＤＢＬ８と第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂとの間にそれぞれ連結されている。各ダミー感知増幅器１１８は対応する第１及び第２ダミービットライン間の電圧差を感知し、感知結果により対応する第１ダミービットラインの電圧を第１論理状態（例えば、電源電圧）または第２論理状態（例えば、接地電圧）に、そして第２ダミービットラインの電圧を第２論理状態または第１論理状態にそれぞれ増幅する。すなわち、対応する第１及び第２ダミービットラインは対応する感知増幅器により相反する論理状態に設定される。このダミー感知増幅器１１８により感知増幅される第１ダミービットラインの論理状態はダミーセル１１０にそれぞれ対応するパス／フェール信号ＰＦ１〜ＰＦ８として使用される。
【００１７】
第１ダミービットラインＤＢＬ１〜ＤＢＬ８はＮＭＯＳトランジスタ１２０を介して図４のデコーダ回路４００に連結され、ＮＭＯＳトランジスタ１２０はスイッチング制御信号ＤＹＳＷの論理状態により同時にターンオン／オフされる。そして、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは対応するＮＭＯＳトランジスタ（またはビットラインプリチャージトランジスタ）１２２を介して接地電圧にプリチャージされる。ＮＭＯＳトランジスタ１２２はプリチャージ信号ＤＢＬＰが論理“ハイ”レベルのとき同時にターンオンされ、プリチャージ回路を構成する。
【００１８】
このような回路構成によると、分極状態判別回路１００はダンピング電圧供給回路２００から提供される複数個のダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４に応答して強誘電体キャパシタ１１４それぞれの分極状態を判別する。分極状態判別回路１００は判別結果としてダミーセル１１０のそれぞれに対応するパス/フェール信号ＰＦｊ（ｊ＝１〜８）を発生する。ここで、ダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４は相互に異なる電圧レベルを持ち、前記ダミーセル１１０にそれぞれ対応する。結果的に、パス/フェール信号ＰＦ１〜ＰＦ８は対応する強誘電体キャパシタの分極状態に対応する電圧（対応するビットラインにそれぞれ充電される電圧）が対応するダンピング電圧より高いか低いかを示す。
【００１９】
例えば、ダミービットラインＤＢＬ１に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より高いとき、対応するパス／フェール信号ＰＦ１は論理“ハイ”レベル、すなわち“１”を有する。そして、ダミービットラインＤＢＬ１に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より低いとき、対応するパス／フェール信号ＰＦ１は論理“ロウ”レベル、すなわち“０”を有する。一方、ダミービットラインＤＢＬ５に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より高いとき、対応するパス／フェール信号ＰＦ５は論理“ハイ”レベル、すなわち“１”を有する。そして、ダミービットラインＤＢＬ５に対応する強誘電体キャパシタの分極状態に対応するビットライン充電電圧が対応するダンピング電圧より低いとき、対応するパス／フェール信号ＰＦ５は論理“ロウ”レベル、すなわち“０”を有する。したがって、ダミービットラインＤＢＬ１〜ＤＢＬ４に充電される電圧が対応するダンピング電圧より高いとき、信号ＰＦ１〜ＰＦ４はすべてパス状態を示す“１”を有する。同様に、ダミービットラインＤＢＬ５〜ＤＢＬ８に充電される電圧が対応するダンピング電圧より低いとき、信号ＰＦ５〜ＰＦ８はすべてパス状態を示す“０”を有する。
【００２０】
さらに図４を参照すれば、ダンピング電圧供給回路２００はダンピング電圧発生器２２０と駆動回路２４０とで構成される。ダンピング電圧発生器２２０の望ましい実施の形態を図６に示し、駆動回路２４０の望ましい実施の形態を図７に示す。
【００２１】
図６において、ダンピング電圧発生器２２０は図示のように連結された複数個の抵抗２５１〜２６０及びＮＭＯＳトランジスタ２６１〜２６４を利用する電圧分配機であって、この分野で通常の知識を有する者にはよく知られている。“ＶＤＭＰ_ＤＥＮ”と表記された信号は基準回路９００が適正な基準電圧ＶＲＥＦを生成した後、ダンピング電圧発生器２２０で発生できる電力損失を防ぐために使用される。
【００２２】
図７において、駆動回路２４０は前段に位置したダンピング電圧発生器２２０で生成されたダンピング電圧ＶＤＭＰ１_Ａ〜ＶＤＭＰ１_Ｄ、ＶＤＭＰ０_Ａ〜ＶＤＭＰ０_Ｄを分極状態判別回路１００に伝達するためのもので、ダンピング電圧ＶＤＭＰ１_Ａ〜ＶＤＭＰ１_Ｄ、ＶＤＭＰ０_Ａ〜ＶＤＭＰ０_Ｄにそれぞれ対応する複数個のドライバ２４０_１〜２４０_８で構成される。ドライバ２４０_１〜２４０_８は“ＲＤＶＥＮ”と表記された信号により共通に活性化され、あるいは非活性化される。図面にはただ一つのダンピング電圧ＶＤＭＰ１_Ａに対するドライバ２４０_１の詳細回路を示すが、残りのダンピング電圧にそれぞれ対応するドライバ２４０_２〜２４０_８も同一に構成される。このような駆動回路２４０は分極状態判別回路１００に連結されるダンピング電圧発生器２２０の負担（例えば、ダンピング電圧を伝達するための信号ラインローディング）を低減するために使用される。ドライバ２４０_１〜２４０_８はダンピング電圧発生器２２０から提供される電圧と実質的に同一のレベルの安定したダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４をそれぞれ出力する。
【００２３】
図８は、本発明によるデータ入力回路の望ましい実施例を示すものである。同図のデータ入力回路３００はパワーアップ時に分極状態判別回路１００に提供されるダミーセル１１０に書き込まれるデータ“１”とデータ“０”とを供給するためのもので、図示のように連結されたＰＭＯＳトランジスタ３０２、３０４、３０６、３０８及びＮＭＯＳトランジスタ３１０、３１２、３１４、３１６で構成される。ＮＭＯＳトランジスタ３１０、３１２、３１４、３１６は“ＤＩＮＥＮ”と表記された信号の論理状態により同時にターンオン／オフされ、ＰＭＯＳトランジスタ３０２、３０４、３０６、３０８は“ＤＩＮＥＮＢ”と表記された信号の論理状態により同時にターンオン／オフされる。前記信号ＤＩＮＥＮはパワーアップ時に遂行されるダミーセル１１０の書込動作（以下、詳細に説明する）の間に活性化される信号である。本発明の基準回路９００を具備したＦＲＡＭ装置に電源が供給されるとき、分極状態判別回路１００に提供されるダミーセル１１０の半分にはデータ入力回路３００を介してデータ“１”が書き込まれ、残りのダミーセルにはデータ入力回路３００を介してデータ“０”が書き込まれる。これに対する説明は、以下に詳細に説明する。
【００２４】
図９は、本発明によるデコーダ回路を示すブロック図である。同図のデコーダ回路４００は、分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８をデコーディングして強誘電体キャパシタの分極状態変化による最適の基準電圧を選択するための選択信号ＳＥＬ１〜ＳＥＬ６を発生する。デコーダ回路４００は３段デコーディング構造を有するように７つのデコーダ４０２〜４１４で構成される。各デコーダの詳細回路を図１０〜図１２に示す。このような回路構成において、“ＤＥＣ_ＥＮ”と表記される信号が論理“ロウ”レベルに維持されるとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６は論理“ロウ”レベルの非活性状態に維持される。
【００２５】
分極状態判別回路１００から出力される信号ＰＦ１〜ＰＦ８すべてがパス状態“１１１１００００”を、またはフェール状態“００００１１１１”を示すとき、デコーダ回路４００のすべての出力信号ＳＥＬ１〜ＳＥＬ６は論理“ロウ”レベルの非活性状態に維持される。これら選択信号ＳＥＬ１〜ＳＥＬ６はラッチ回路５００にラッチされる。なお、製造工程中のパーティクルにより分極状態判別回路１００の出力信号ＰＦ１〜ＰＦ８が非正常の値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。例えば、分極状態判別回路１００の出力信号ＰＦ１〜ＰＦ４が“１０１１”、“１１０１”、“１１１０”のような値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。同様に、分極状態判別回路１００の出力信号ＰＦ５〜ＰＦ８が“１０００”、“０１００”、“００１０”のような値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルの非活性状態に維持される。
【００２６】
上述の場合において、ディフォールト値の基準電圧ＶＲＥＦが基準電圧発生回路６００から出力される。そして、これら場合を除ければ、ディフォールト値より低くまたは高いレベルの基準電圧ＶＲＥＦが基準電圧発生回路６００から出力されるようにデコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６のうちいずれか一つが論理“ハイ”レベルに活性化される。これについては、以下に詳しく説明する。
【００２７】
図１３は、本発明による基準電圧発生回路の望ましい実施の形態を示すものである。同図の基準電圧発生回路６００は“ＲＥＦＥＮ”と表記される信号により活性化され、ラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６とディフォールト値制御回路７００の出力信号ＶＲＥＦ_ＤＥＮに応答して基準電圧ＶＲＥＦを出力する。この信号ＶＲＥＦ_ＤＥＮはディフォールト値制御回路７００を示す図１４を参照すれば、電源が供給され、ラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６がすべて論理“ロウ”レベルに維持される間に論理“ハイ”レベルを有する。この反面、出力信号ＬＡＴ１〜ＬＡＴ６のうちいずれか一つが論理“ハイ”レベルになるとき、前記信号ＶＲＥＦ_ＤＥＮは論理“ロウ”レベルとなる。図１４において、“ＶＣＣＨ”と表記された信号は電源が供給され、この電源が一定レベル以上に高くなるときに論理“ハイ”レベルに維持される信号である。
【００２８】
電源が供給された後、基準電圧発生回路６００の出力端ＶＲＥＦは信号ＶＲＥＦ_ＤＥＮによりターンオンされるＮＭＯＳトランジスタ６６４を介して所定の電圧（以下、“ディフォールト電圧”とする）に充電される。以後、上述したように、分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８がすべてパス状態またはフェール状態を有するとき、そして製造工程中のパーティクルによりパス／フェール信号ＰＦ１〜ＰＦ８が非正常的な論理値を有するとき、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６はすべて論理“ロウ”レベルに維持される。これは、図１３のＮＭＯＳトランジスタ６５８、６６０、６６２、６６６、６６８、６７０がラッチ回路５００の出力信号ＬＡＴ１〜ＬＡＴ６によりターンオフされるようにする。したがって、基準電圧発生回路６００は基準電圧ＶＲＥＦとして前記ディフォールト電圧を出力する。一方、デコーダ回路４００の出力信号ＳＥＬ１〜ＳＥＬ６のうちいずれか一つが論理“ハイ”レベルになると、ディフォールト値制御回路７００の出力信号ＶＲＥＦ_ＤＥＮが論理“ロウ”レベルになり、これは基準電圧発生回路６００がディフォールト電圧より低くあるいは高いレベルの基準電圧ＶＲＥＦを生成するようにする。
【００２９】
以上、説明したように、本発明の基準回路９００を具備するＦＲＡＭ装置１０００に電源が供給されるとき、分極状態判別回路１００に提供されるダミーセル１１０の半分にはデータ入力回路３００を介してデータ“１”が書き込まれ、残りのダミーセルにはデータ入力回路３００を介しデータ“０”が書き込まれる。分極状態判別回路１００にデータが書き込まれた後、分極状態判別回路１００に提供されるダミーセルの分極状態を判別するための読出し動作が遂行される。これに対する説明は、以下図１５と図１６とを参照して詳しく説明する。図１５，図１６には、分極状態判別回路の書込動作及び読出し動作を説明するための動作タイミングを示す。
【００３０】
まず、分極状態判別回路１００のダミーセルにデータを書き込むための動作を説明する。図１５，図１６とを参照すれば、パワーアップ時の制御信号ＤＩＮＥＮ、ＶＲＥＦ_ＤＥＮ、ＶＤＭＰ_ＤＥＮ、ＲＤＶＥＮはすべて論理“ハイ”レベルに活性化される。データ入力回路３００のＰＭＯＳ及びＮＭＯＳトランジスタ３０２〜３１６は制御信号ＤＩＮＥＮのロウ−ハイ遷移と制御信号ＤＩＮＥＮＢのハイ−ロウ遷移とによりすべてターンオンされ、その結果、分極状態判別回路１００の出力信号ラインＰＦ１〜ＰＦ４は論理“ハイ”レベルにそれぞれ充電され、他の出力信号ラインＰＦ５〜ＰＦ８は論理“ロウ”レベルにそれぞれ充電される。同時に、ダンピング電圧供給回路２００は制御信号ＶＤＭＰ_ＤＥＮ、ＲＤＶＥＮのロウ−ハイ遷移にしたがって相互に異なるレベルのダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４を発生する。このとき、デコーダ回路４００は論理“ロウ”レベルに維持される制御信号ＤＥＣ_ＥＮにより非活性化される。
【００３１】
このような条件下で、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは論理“ハイ”レベルのプリチャージ信号ＤＢＬＰによりターンオンされる対応のＮＭＯＳトランジスタ１２２を介して接地電圧Ｖｓｓにそれぞれプリチャージされる。このプリチャージ信号ＤＢＬＰが論理“ハイ”レベルから論理“ロウ”レベルに遷移した後、ダミーワードライン信号ＤＷＬが論理“ロウ”レベルから論理“ハイ”レベルに遷移し、その結果、各ダミーセル１１０のアクセストランジスタ１１２はターンオンされる。
【００３２】
その次に、図１５，図１６に示すように、スイッチング制御信号ＤＭＰＲＳが“ハイ”レベルに活性化されるにしたがってダンピング電圧供給回路２００から提供される相互に異なるレベルを有するダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４が対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂにそれぞれ伝達される。そして、ダミープレートライン信号ＤＰＬがパルス形態に活性化されるにしたがって、各ダミーセルの強誘電体キャパシタの両端にはダミープレートラインＤＰＬで第１ダミービットラインに電圧が印加される。すなわち、負の電圧が強誘電体キャパシタの両端に印加される。所定時間の経過後、ダミープレートラインＤＰＬ信号が非活性化されるにしたがってキャパシタ両端に印加される電圧が除去される。このような動作の結果、各ダミーセルの強誘電体キャパシタは図２の点“Ａ”の分極状態を呈する。
【００３３】
このような状態下で、図１５，図１６示すように、スイッチング制御信号ＤＹＳＷが論理“ハイ”レベルに活性化されるにしたがって第１ダミービットラインＤＢＬ１〜ＤＢＬ４のそれぞれはデータ入力回路３００のＰＭＯＳトランジスタ３０２〜３０８を介して供給される電源電圧Ｖｃｃに駆動され（または充電され）、他の第１ダミービットラインＤＢＬ５〜ＤＢＬ８はデータ入力回路３００のＮＭＯＳトランジスタ３１０〜３１６を介して接地される。このとき、電源電圧Ｖｃｃを有する第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０の強誘電体キャパシタ１１４の両端には正の電圧が印加されるので、この第１ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０の強誘電体キャパシタ１１４の分極状態は点“Ａ”から点“Ｃ”に変化する。すなわち、ダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセル１１０にはデータ“１”が書き込まれる。
【００３４】
一方、接地された第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０の強誘電体キャパシタ１１４の両端には理想的には電圧差が生じないので、第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０の強誘電体キャパシタ１１４の分極状態は続けて点“Ａ”状態に維持される。すなわち、第１ダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセル１１０にはデータ“０”が書き込まれる。次に、ダミープレートライン信号ＤＰＬが更にパルス形態に活性化された後、スイッチング制御信号ＤＹＳＷ及びダミーワードライン信号ＤＷＬが順次非活性化される。このような一連の過程を通じて分極状態判別回路の書込み動作が終了する。この書込み動作が終了することにより、制御信号ＤＩＮＥＮ、ＤＩＮＥＮＢは論理“ロウ”レベルと論理“ハイ”レベルとにそれぞれ非活性化され、その結果、データ入力回路３００は分極状態判別回路１００と電気的に分離される。
【００３５】
パワーアップ時に遂行される書込み動作が完了した後、ダミーセル１１０のそれぞれに提供される強誘電体キャパシタ１１４の分極状態による基準電圧ＶＲＥＦを生成するためにダミーセル１１０それぞれの強誘電体キャパシタ１１４の分極状態が判別される。これは、図１５，図１６を参照して以下に詳細に説明する。
まず、第１及び第２ダミービットラインＤＢＬ１〜ＤＢＬ８、ＤＢＬ１Ｂ〜ＤＢＬ８Ｂは論理“ハイ”レベルのプリチャージ信号ＤＢＬＰによりターンオンされた対応するＮＭＯＳトランジスタ１２２を介して接地電圧Ｖｓｓにそれぞれプリチャージされる。このプリチャージ信号ＤＢＬＰが論理“ハイ”レベルから論理“ロウ”レベルに遷移した後、ダミーワードライン信号ＤＷＬが論理“ロウ”レベルから論理“ハイ”レベルに遷移し、その結果、ダミーセル１１０のアクセストランジスタ１１２は同時にターンオンされる。
【００３６】
次に、図１５，図１６に示すように、スイッチング制御信号ＤＭＰＲＳが論理“ハイ”レベルに活性化されるにしたがってダンピング電圧供給回路２００からのダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４がＮＭＯＳトランジスタ１１６を介して対応する第２ダミービットラインＤＢＬ１Ｂ〜ＤＢＬ８Ｂに伝達される。ダミープレートライン信号ＤＰＬがパルス形態に活性化されるにしたがって各ダミーセル１１０の強誘電体キャパシタの両端にはダミープレートラインＤＰＬで対応する第１ダミービットラインに電圧が印加される。すなわち、負の電圧が強誘電体キャパシタの両端に印加される。所定時間が経た後、このダミープレートライン信号が非活性化されるにしたがってキャパシタの両端に印加される電圧が除去される。その結果、データ“１”が貯蔵されたダミービットラインＤＢＬ１〜ＤＢＬ４に連結されるダミーセルの強誘電体キャパシタの分極状態は図２で点“Ｃ”から点“Ａ”にスイッチングされる反面、データ“０”が貯蔵されるダミービットラインＤＢＬ５〜ＤＢＬ８に連結されるダミーセルの強誘電体キャパシタの分極状態は点“Ａ”から点“Ｄ”を経て更に点“Ａ”に戻る。そのようにスイッチングされた分極状態を有する強誘電体キャパシタにより充電される第１ダミービットラインＤＢＬ１〜ＤＢＬ８の電圧は対応する感知増幅器１１８によるダンピング電圧とのレベル比較結果で、論理“ハイ”レベルの電源電圧または論理“ロウ”レベルの接地電圧に増幅されることであろう。このように設定された第１ダミービットラインＤＢＬ１〜ＤＢＬ８の論理状態はスイッチング制御信号ＤＹＳＷが活性化されるときパス／フェール信号ＰＦ１〜ＰＦ８としてデコーダ回路４００に出力される。パス／フェール信号ＰＦ１〜ＰＦ８の論理状態が決められることをより具体的に説明すれば、次のようである。
【００３７】
分極状態判別回路１００に供給されるダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４、ＶＤＭＰ０_１〜ＶＤＭＰ０_４は、図１７を参照すれば、データ“１”に対応するビットライン充電電圧ＶＤ１とデータ“０”に対応するビットライン充電電圧ＶＤ０との間に存在する。具体的には、ダンピング電圧ＶＤＭＰ１_１〜ＶＤＭＰ１_４は電圧ＶＤ１、ＶＤ０の中間値Ｖｍ及び電圧ＶＤ１の間に存在し、このダンピング電圧ＶＤＭＰ０_１〜ＶＤＭＰ０_４は電圧Ｖｍ、ＶＤ０間に存在する。このような電圧分布を有するダンピング電圧とデータ“０”及びデータ“１”が半分ずつ貯蔵されたダミーセル１１０を利用することにより、時間の経過により変化される強誘電体キャパシタの分極状態が判別可能である。
【００３８】
例えば、データ“１”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ１が対応するダンピング電圧より高いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“１”を示す電源電圧Ｖｃｃに増幅される。これに反して、データ“１”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ１が対応するダンピング電圧より低いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“０”を示す接地電圧Ｖｓｓとなる。同様に、データ“０”が貯蔵されたダミーセルにより充電される第１ダミービットラインの電圧ＶＤ０が対応するダンピング電圧より低いとき、前記第１ダミービットラインの電圧は対応する感知増幅器によりデータ“０”を示す接地電圧Ｖｓｓとなる。一方、データ“０”が貯蔵されたダミーセルにより充電される第２ダミービットラインのの電圧ＶＤ０が対応するダンピング電圧より高いとき、第１ダミービットラインの電圧は対応する感知増幅器によりデータ“１”を示す電源電圧Ｖｃｃに増幅される。
【００３９】
以上に説明したように、ヒステリシス曲線が変化される前にはデータ“１”が貯蔵されたダミーセルに連結される第１ダミービットラインＤＢＬ１〜ＤＢＬ４上の論理状態は対応する感知増幅器１１８により論理“１”の論理“ハイ”レベル、すなわち電源電圧レベルを持ち、データ“０”が貯蔵されたダミーセルに連結された第１ダミービットラインＤＢＬ５〜ＤＢＬ８上の論理状態は対応する感知増幅器１１８により論理“０”の“ロウ”レベル、すなわち接地電圧レベルを有する。これは、データ“１”が元に書かれている状態で読み取られるとき、パス／フェール信号が論理“ハイ”レベル（論理“１”）となり、データ“０”が元に書かれている状態で読み出されるときパス／フェール信号が論理“ロウ”レベル（論理“０”）となることを意味する。
【００４０】
時間が経過することにより強誘電体キャパシタのヒステリシス曲線が図２の点線で表示されたように弱くなる場合、データ“１”が貯蔵されたダミーセルにより充電されるビットラインの電圧ＶＤ１は低くなり、データ“０”が貯蔵されたダミーセルにより充電されるビットラインの電圧ＶＤ０は高くなる。これにより、前記低くなった電圧ＶＤ１（例えば、図１７の点Ｘ）より高いレベルのダンピング電圧（例えば、図１７のＶＤＭＰ１_４、ＶＤＭＰ１_３）に関連した第１ダミービットライン（例えば、ＤＢＬ４、ＤＢＬ３）それぞれは対応する感知増幅器によりデータ“０”を示す接地電圧を有する。残りの第１ダミービットライン（例えば、ＤＢＬ１、ＤＢＬ２）のそれぞれは元に書かれたデータ“１”を示す電源電圧を有する。
【００４１】
つまり、第１ダミービットラインＤＢＬ１、ＤＢＬ２に連結されたダミーセルに対する読出動作が正常に遂行される反面、第１ダミービットラインＤＢＬ３、ＤＢＬ４に連結されたダミーセルに対する読出し動作は正常に遂行されない（読出しフェールが生じる）。したがって、第１ダミービットラインＤＢＬ１、ＤＢＬ２に対応するパス／フェール信号ＰＦ１、ＰＦ２は論理“ハイ”レベルとなり、第１ダミービットラインＤＢＬ３、ＤＢＬ４に対応するパス／フェール信号ＰＦ３、ＰＦ４は論理“ロウ”レベルとなる。
【００４２】
同様に、このように高くなる電圧ＶＤ０（例えば、図１７の点“Ｙ”）より低いレベルのダンピング電圧（例えば、図１７のＶＤＭＰ０_４、ＶＤＭＰ１_３）に関連した第１ダミービットライン（例えば、ＤＢＬ８）が対応する感知増幅器によりデータ“１”を示す電源電圧を有する。残りの第１ダミービットライン（例えば、ＤＢＬ５、ＤＢＬ６、ＤＢＬ７）のそれぞれは元に書かれたデータ“０”を示す接地電圧を有する。つまり、第１ダミービットラインＤＢＬ５、ＤＢＬ６、ＤＢＬ７に対応するパス／フェール信号ＰＦ５、ＰＦ６、ＰＦ７は論理“ロウ”レベルとなり、第１ダミービットラインＤＢＬ８に対応するパス／フェール信号ＰＦ８は論理“ハイ”レベルとなる。
【００４３】
上述したような方法により生成されるパス／フェール信号ＰＦ１〜ＰＦ８はデコーダか回路４００によりデコーディングされ、デコーディング結果による選択信号ＳＥＬ１〜ＳＥＬ６はラッチ回路５００に貯蔵される。次に、基準電圧発生回路６００は内部的に相互に異なるレベルの分配電圧を生成し、ラッチ回路５００から出力される選択信号ＳＥＬ１〜ＳＥＬ６のうち活性化される選択信号により前記生成された分配電圧のうちいずれか一つの分配電圧が強誘電体キャパシタの分極状態変化による最適の基準電圧ＶＲＥＦとして出力される。もし、上記のような場合が生じると、すなわち分極状態判別回路１００から出力されるパス／フェール信号ＰＦ１〜ＰＦ８がすべてパス状態またはフェール状態を有し、あるいは製造工程中のパーティクルによりパス／フェール信号ＰＦ１〜ＰＦ８が非正常的論理値を有すると、基準電圧ＶＲＥＦとしてディフォールト値が出力されることであろう。
【００４４】
本発明によると、前記選択信号ＳＥＬ１〜ＳＥＬ６を生成するための読出し動作だけでなくデータ“１”及びデータ“０”を書き込むための動作は、ただパワーアップ時のみに遂行される。以後、パワーアップ時に生成される選択信号ＳＥＬ１〜ＳＥＬ６がラッチ回路５００に貯蔵されているので、基準電圧ＶＲＥＦは分極状態判別回路１００の読出し動作なしにラッチ回路５００に貯蔵された選択信号ＳＥＬ１〜ＳＥＬ６により自動的に生成される。そして、本発明による基準回路９００はこの分野によく知られている“オープンビットライン構造(open bit line structure)”だけでなく“折り返しビットライン構造(folded bit line structure)”にすべて適用可能であることは自明である。
【００４５】
【発明の効果】
上述したように、時間の経過により変化される強誘電体キャパシタの分極状態がパス／フェール信号の論理状態により判別される。したがって、本発明によるＦＲＡＭ装置の基準回路は時間の経過によりメモリセルの強誘電体キャパシタの分極状態が変わってもデータ状態にそれぞれ対応するビットライン電圧の中間値を有する基準電圧を発生することができる効果がある。
【図面の簡単な説明】
【図１】従来技術による強誘電体ランダムアクセスメモリ装置を示す回路図。
【図２】理想的なヒステリシス特性及び劣化したヒステリシス特性を示すグラフ。
【図３】強誘電体メモリセルに貯蔵されたデータ状態に対応する電圧と時間の変化を示すグラフ。
【図４】本発明による強誘電体ランダムアクセスメモリ装置を示すブロック図。
【図５】図４の分極状態判別回路の望ましい実施の形態を示す図。
【図６】図４のダンピング電圧発生器の望ましい実施の形態を示す図。
【図７】図４のドライバ回路の望ましい実施の形態を示す図。
【図８】図４のデータ入力回路の望ましい実施の形態を示す図。
【図９】図４のデコーダ回路を示す図。
【図１０】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その１）。
【図１１】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その２）。
【図１２】図９に示すデコーダ回路の各デコーダの望ましい実施の形態を示す図（その３）。
【図１３】図４の基準電圧発生回路の望ましい実施の形態を示す図。
【図１４】図４のディフォールト値制御回路の望ましい実施の形態を示す図。
【図１５】分極状態判別回路の動作を説明するためのタイミング図（その１）。
【図１６】分極状態判別回路の動作を説明するためのタイミング図（その２）。
【図１７】データ“１”及びデータ“０”に対応するビットライン充電電圧及びダンピング電圧の関係を示す図。
【符号の説明】
１００： 分極状態判別回路
２００： ダンピング電圧供給回路
３００： データ入力回路
４００： デコーダ回路
５００： ラッチ回路
６００： 基準電圧発生回路
７００： ディフォールト値制御回路
８００： メモリセルアレイ
９００： 基準回路
１０００： ＦＲＡＭ
Claims (17)
- 行と列とのマトリックス状に配列された複数個のメモリセルを含み、前記各メモリセルが強誘電体キャパシタとアクセストランジスタとを有するメモリセルアレイと、
基準電圧を利用して前記各メモリセルのデータ状態を感知する感知増幅器回路と、
前記感知増幅器回路に前記基準電圧を提供する基準回路とを含み、
前記基準回路は電源が供給されるとき、それぞれ相互に異なるレベルを有するダンピング電圧を発生するダンピング電圧供給回路と、
それぞれ強誘電体キャパシタとアクセストランジスタとを含む複数個のダミーセルを持ち、前記ダミーセルのそれぞれに対応する前記ダンピング電圧に応答して前記強誘電体キャパシタそれぞれの分極状態を判別する分極状態判別回路と、
前記分極状態判別回路は、判別結果として前記ダミーセルのそれぞれに対応するパス/フェール信号を出力し、前記パス/フェール信号のそれぞれが前記強誘電体キャパシタの分極状態に対応する電圧が対応するダンピング電圧より高いか低いかを示し、
前記分極状態判別回路から出力される前記パス/フェール信号をデコーディングして選択信号を発生するデコーダ回路と、
前記電源が供給されるとき、前記選択信号にそれぞれ対応する相互に異なるレベルの分配電圧を内部的に生成し、前記選択信号に応答して前記分配電圧のうちいずれか一つを前記基準電圧として出力する基準電圧発生回路とを含んでなることを特徴とする強誘電体ランダムアクセスメモリ装置。 - 前記デコーダ回路及び前記基準電圧発生回路の間に連結され、前記選択信号をラッチするラッチ回路をさらに含むことを特徴とする請求項１記載の強誘電体ランダムアクセスメモリ装置。
- 前記複数個のダミーセルは第１グループと第２グループとのダミーセルに分離され、前記第１グループのダミーセルは第１論理状態のデータを貯蔵し、第２グループのダミーセルは第２論理状態のデータを貯蔵することを特徴とする請求項２記載の強誘電体ランダムアクセスメモリ装置。
- 前記分極状態判別回路は、
前記ダミーセルにそれぞれ連結される複数個の第１ダミービットラインと、
前記第１ダミービットラインにそれぞれ対応する第２ダミービットラインと、
前記第１ダミービットライン上の論理状態が前記パス/フェール信号として出力されるように第１スイッチング制御信号に応答して前記第１ダミービットラインを前記デコーダ回路に連結する複数個の第１スイッチングトランジスタと、
前記ダンピング電圧にそれぞれ対応し、それぞれが対応するダンピング電圧に連結された第１プレート電極と第２スイッチングトランジスタを介して対応する第２ダミービットラインに連結される第２プレート電極とを有する複数個のキャパシと、
前記キャパシタにそれぞれ対応する第２スイッチングトランジスタは第２スイッチング制御信号に応答して動作し、
前記第１及び第２ダミービットライン間にそれぞれ連結され、それぞれが対応する第１及び第２ダミービットライン間の電圧差を感知し、その感知結果として対応する第１ダミービットラインを第１論理状態と第２論理状態のうちの一つに増幅する複数個の感知増幅器とを含み、
前記パス/フェール信号の論理状態は対応する感知増幅器により感知増幅された第１ダミービットラインの論理状態により決定されることを特徴とする請求項３記載の強誘電体ランダムアクセスメモリ装置。 - 前記ダンピング電圧は、前記第１論理状態のデータと第２論理状態のデータとに対応する電圧との間に存在することを特徴とする請求項４記載の強誘電体ランダムアクセスメモリ装置。
- 前記分極状態判別回路は、前記第１及び第２ダミービットラインを接地電圧に充電するビットラインプリチャージ回路をさらに含むことを特徴とする請求項５記載の強誘電体ランダムアクセスメモリ装置。
- 前記基準回路は前記第１ダミービットラインに連結されるデータ入力回路を付加的に含み、前記データ入力回路は前記電源が印加されるときに活性化されるデータ入力信号に応答して前記第１グループのダミーセルに対応する第１ダミービットラインに電源電圧をそれぞれ伝達し、前記第２グループのダミーセルに対応する第１ダミービットラインに接地電圧をそれぞれ伝達することを特徴とする請求項５記載の強誘電体ランダムアクセスメモリ装置。
- 行と列とのマトリックス状に配列された複数個のメモリセルを含み、前記各メモリセルが強誘電体キャパシタとアクセストランジスタとを有するメモリセルアレイと、
基準電圧を利用して前記各メモリセルのデータ状態を感知する感知増幅器回路と、
前記感知増幅器回路に前記基準電圧を提供する基準回路とを含み、
前記基準回路は電源が供給されるとき、それぞれ相互に異なるレベルを有するダンピング電圧を発生するダンピング電圧供給回路と、
それぞれ強誘電体キャパシタとアクセストランジスタとを含む複数個のダミーセルを持ち、前記ダミーセルそれぞれに対応する前記ダンピング電圧に応答して前記強誘電体キャパシタそれぞれの分極状態を判別する分極状態判別回路と、
前記分極状態判別回路は、判別結果として前記ダミーセルのそれぞれに対応するパス/フェール信号を出力し、前記パス/フェール信号のそれぞれが前記強誘電体キャパシタの分極状態に対応する電圧が対応するダンピング電圧より高いか低いかを示し、
前記分極状態判別回路から出力される前記パス/フェール信号をデコーディングして選択信号を発生するデコーダ回路と、
前記電源が供給されるとき、前記選択信号にそれぞれ対応する相互に異なるレベルの分配電圧を内部的に生成し、前記選択信号のうちいずれか一つが活性化されるとき、前記分配電圧のうちいずれか一つを前記基準電圧として出力する基準電圧発生回路と、
前記電源が印加されるとき制御信号を発生するが、前記選択信号のうちいずれか一つが活性化されるときに前記制御信号を非活性させ、前記選択信号がすべて非活性状態に維持されるとき前記制御信号を活性化状態に維持させる制御回路で構成され、
前記基準電圧発生回路は、前記選択信号がすべて非活性化状態に維持されるときに生成された前記制御信号に応答して前記基準電圧としてディフォールト値を出力することを特徴とする強誘電体ランダムアクセスメモリ装置。 - 前記ディフォールト値は前記分配電圧のうちいずれか一つであり、前記選択信号のうちいずれか一つが活性化されるときに前記基準電圧として出力される分配電圧は前記ディフォールト値より高いかまたは低いことを特徴とする請求項８記載の強誘電体ランダムアクセスメモリ装置。
- 前記基準電圧発生回路の出力端は前記制御信号により前記ディフォールト値にプリチャージされることを特徴とする請求項９記載の強誘電体ランダムアクセスメモリ装置。
- 前記パス/フェール信号すべてがパス状態の論理状態を有するとき、前記パス/フェール信号すべてがフェール状態の論理状態を有するとき、または前記パス/フェール信号が非正常的論理状態を有するとき、前記デコーダ回路は前記選択信号をすべて非活性化させることを特徴とする請求項８記載の強誘電体ランダムアクセスメモリ装置。
- 前記デコーダ回路及び前記基準電圧発生回路の間に連結され、前記選択信号をラッチするラッチ回路をさらに含むことを特徴とする請求項８記載の強誘電体ランダムアクセスメモリ装置。
- 前記複数個のダミーセルは第１グループと第２グループとのダミーセルに分離され、前記第１グループのダミーセルは第１論理状態のデータを貯蔵し、前記第２グループのダミーセルは第２論理状態のデータを貯蔵することを特徴とする請求項１２記載の強誘電体ランダムアクセスメモリ装置。
- 前記分極状態判別回路は、
前記ダミーセルにそれぞれ連結される複数個の第１ダミービットラインと、
前記第１ダミービットラインにそれぞれ対応する第２ダミービットラインと、
前記第１ダミービットライン上の論理状態が前記パス/フェール信号として出力されるように第１スイッチング制御信号に応答して前記第１ダミービットラインを前記デコーダ回路に連結する複数個の第１スイッチングトランジスタと、
前記ダンピング電圧にそれぞれ対応し、それぞれが対応するダンピング電圧に連結された第１プレート電極と第２スイッチングトランジスタを介して対応する第２ダミービットラインに連結される第２プレート電極とを有する複数個のキャパシタと、
前記キャパシタにそれぞれ対応する第２スイッチングトランジスタは第２スイッチング制御信号に応答して動作し、
前記第１及び第２ダミービットライン間にそれぞれ連結され、それぞれが対応する第１及び第２ダミービットライン間の電圧差を感知し、その感知結果として対応する第１ダミービットラインを第１論理状態と第２論理状態のうちの一つに増幅する複数個の感知増幅器とを含み、
前記パス/フェール信号の論理状態は対応する感知増幅器により感知増幅された第１ダミービットラインの論理状態により決定されることを特徴とする請求項１３記載の強誘電体ランダムアクセスメモリ装置。 - 前記ダンピング電圧は、前記第１論理状態のデータと第２論理状態のデータとに対応する電圧の間に存在することを特徴とする請求項１４記載の強誘電体ランダムアクセスメモリ装置。
- 前記分極状態判別回路は、前記第１及び第２ダミービットラインを接地電圧に充電するビットラインプリチャージ回路をさらに含むことを特徴とする請求項１５記載の強誘電体ランダムアクセスメモリ装置。
- 前記基準回路は前記第１ダミービットラインに連結されるデータ入力回路を付加的に含み、前記データ入力回路は前記電源が印加されるときに活性化されるデータ入力信号に応答して前記第１グループのダミーセルに対応する第１ダミービットラインに電源電圧をそれぞれ伝達し、前記第２グループのダミーセルに対応する第１ダミービットラインに接地電圧をそれぞれ伝達することを特徴とする請求項１５記載の強誘電体ランダムアクセスメモリ装置。
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