JP5809595B2 - 半導体記憶装置及び半導体記憶装置の動作方法 - Google Patents

Description

本発明は、半導体記憶装置及び半導体記憶装置の動作方法に関する。

ＤＲＡＭなどの半導体記憶装置では、メモリセルにデータが格納される。メモリセルは、アクセストランジスタとキャパシタで構成される。キャパシタは一対のビット線のうちの一方にアクセストランジスタを介して接続される。データの書き込み時には、一方のビット線がハイレベル（電源電位）になり、他方のビット線がローレベル（接地電位）になるように制御された状態で、アクセストランジスタがオンにされる。これにより、メモリセルは、ハイレベルまたはローレベルに相当する論理値をキャパシタに電荷を保持することで記憶している。スタンバイ時には、一対のビット線が、参照電位Ｖｒｅｆになるようにプリチャージされる。データを読み出す際には、選択トランジスタがオンにされ、キャパシタに保持された電荷に基づいて、一方のビット線の電位が参照電位Ｖｒｅｆから僅かに変化しビット線対に電位差が生じる。生じた電位差は、センスアンプ回路によって増幅され、外部回路に出力データとして読み出される。

ここで、参照電位Ｖｒｅｆとしては、一般的に、接地電圧ＧＮＤと電源電位ＶＤＤとの間の中点電圧である１／２ＶＤＤ（以下、ＨＶＤＤ）が用いられる。

半導体記憶装置に対しては、セルホールド特性を向上させることが望まれる。セルホールド特性を向上させるために、参照電位ＶｒｅｆをＨＶＤＤよりも低い電圧に設定することが知られている。メモリセルとビット線対の一方との間には、スイッチ回路として、通常、ＮＭＯＳトランジスタが設けられる。メモリセルにハイレベルのデータが格納されている場合、メモリセルの電荷が、ＮＭＯＳトランジスタのバックバイアス側に漏洩し、メモリセルの電荷が失われてしまう場合がある。その結果、読み出し時に、ビット線の電位が十分に上昇せず、ビット線対の電位差が増幅され難くなる。ここで、参照電位Ｖｒｅｆを低く設定すれば、参照電位Ｖｒｅｆとビット線電位との差電位が広がる。従って、読み出しマージンを高くすることが可能になる。

上記に関連して、特許文献１（特開２０１０−７３２９９号公報）には、半導体装置の速度低下を防ぎつつ、データのホールド特性を改善することが可能となる技術が開示されている。以下に、特許文献１に記載された半導体記憶装置について説明する。

図１は、特許文献１に記載された半導体記憶装置１００を示す回路図である。この半導体記憶装置１００は、参照電位電源回路１０２、第１メモリ回路１０１−１、及び第２メモリ回路１０１−２を備えている。参照電位電源回路１０２は、参照電位Ｖｒｅｆを参照電位配線１０８に供給する。

第１メモリ回路１０１−１は、複数のビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２）、センスアンプ回路（１０３−１、１０３−２）、プリチャージ回路（１０４−１、１０４−２）、プルダウン回路１０５−１、及び複数のメモリセル（１０６−１、１０６−２）を備えている。メモリセル１０６−１は、スイッチ回路を介してビット線Ｄ１１に接続され、メモリセル１０６−２は、スイッチ回路を介してビット線Ｄ１２に接続されている。これらのスイッチ回路は、ワード線ＷＬ０が選択されたときに、オンになる。センスアンプ回路１０３−１は、制御信号ＳＥ０がオンの場合に、ビット線対（Ｄ１１−ＤＢ１１）間の電位差を増幅する。センスアンプ回路１０３−２は、制御信号ＳＥ０がオンの場合に、ビット線対（Ｄ１２−ＤＢ１２）間の電位差を増幅する。プリチャージ回路１０４−１は、制御信号ＰＤＬ０Ｇがオンの場合に、ビット線対（Ｄ１１−ＤＢ１１）を参照電位配線１０８に接続する。プリチャージ回路１０４−２は、制御信号ＰＤＬ０がオンの場合に、ビット線対（Ｄ１２−ＤＢ１２）を参照電位配線１０８に接続する。プルダウン回路１０５−１は、制御信号ＰＧＬ０がオンの場合に、ビット線対（Ｄ１１−ＤＢ１１）を接地電位ＧＮＤになるようにプルダウンする。尚、複数のビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２）に含まれる複数のビット線間には、寄生容量１０７が生じている。

第２メモリ回路１０１−２は、第１メモリ回路１０１−２と同様の構成を有している。すなわち、第２メモリ回路１０１−２は、複数のビット線対（Ｄ２２−ＤＢ２２、Ｄ２１−ＤＢ２１）、センスアンプ回路（１０３−３、１０３−４）、プリチャージ回路（１０４−３、１０４−４）、プルダウン回路１０５−２、及び複数のメモリセル（１０６−３、１０６−４）を備えている。ワード線ＷＬ１が選択されたときに、メモリセル１０６（１０６−３、１０６−４）は、それぞれ、ビット線（Ｄ２２、Ｄ２１）に接続される。センスアンプ回路（１０３−３、１０３−４）は、制御信号ＳＥ１により制御される。プリチャージ回路（１０４−３、１０４−４）は、制御信号（ＰＤＬ１Ｇ、ＰＤＬ１）により制御される。プルダウン回路１０５−２は、制御信号ＰＧＬ１により制御される。

上述の半導体記憶装置１００の動作方法について説明する。半導体記憶装置１００においては、第１メモリ回路１０１−１が選択されている場合、第２メモリ回路１０１−２は、非選択状態になるように制御され、ダミーのメモリ回路として動作する。図２及び図３を参照して、第１メモリ回路１０１−１においてデータが読み出される場合の動作について説明する。図２及び図３は、半導体記憶装置１００の動作方法を示すタイミングチャートである。図２には、各信号の波形が示されている。図３には、ビット線（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、ＤＢ１１、ＤＢ１２、ＤＢ２１、ＤＢ２２）の電位が示されている。

図２に示されるように、読み出し処理が行われる前のスタンバイ期間（時刻ｔ１以前）においては、制御信号（ＰＤＬ０、ＰＤＬ０Ｇ、ＰＤＬ１、ＰＤＬ１Ｇ）として、それぞれ、ハイレベルの信号が与えられている。その結果、各メモリ回路（１０１−１、１０１−２）において、プリチャージ回路１０４（１０４−１〜１０４−４）がオン状態になっている。すなわち、全てのビット線（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、ＤＢ１１、ＤＢ１２、ＤＢ２１、ＤＢ２２）は、参照電位配線１０８に接続される。これによって各ビット線は、参照電位Ｖｒｅｆになるようにプリチャージされている（図３参照）。

図２に示されるように、読み出し時には、時刻ｔ１において、制御信号（ＰＤＬ０、ＰＤＬ０Ｇ、ＰＤＬ１Ｇ）がローレベルに切り替えられる。これにより、ビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２）において、プリチャージ状態が解除される。

次いで、時刻ｔ２において、ワード線ＷＬ０がオンにされる。すなわち、第１メモリ回路１０１−１におけるワード線ＷＬ０が選択される。第１メモリ回路１０１−１において、メモリセル（１０６−１及び１０６−２）が、それぞれ、ビット線（Ｄ１１及びＤ１２）に接続される。ここで、メモリセル１０６−１及び１０６−２のそれぞれに、ハイレベルのデータが格納されていたとする。この場合、図３に示されるように、ビット線（Ｄ１１、Ｄ１２）の電位は、参照電位Ｖｒｅｆから、僅かに上昇する。また、図２に示されるように、時刻ｔ２においては、制御信号ＰＧＬ１がハイレベルになるように切り替えられる。これにより、第２メモリ回路１０１−２において、プルダウン回路１０５−２が動作し、ビット線対Ｄ２２−ＤＢ２２が接地電位ＧＮＤになるようにプルダウンされる。

次いで、時刻ｔ３において、制御信号ＳＥ０がハイレベルになるように制御される。これにより、第１メモリ回路１０１−１において、センスアンプ回路１０３−１、１０３−２が動作し、ビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２）の電位差が増幅される。すなわち、図３に示されるように、ビット線Ｄ１１及びＤ１２の電位は、電源電位ＶＤＤにまで引き上げられ、ビット線ＤＢ１１及びＤＢ１２の電位は、接地電位ＧＮＤにまで引き下げられる。この状態で、増幅された電位差が図示しない外部回路に出力データとして読み出される。

読み出し処理の終了後、図２に示されるように、時刻ｔ４において、ワード線ＷＬ０がオフにされ、制御信号ＳＥ０及びＰＧＬ１がローレベルに変更される。次いで、時刻ｔ５において制御信号ＰＤＬ０、ＰＤＬ０Ｇ、及びＰＤＬ１Ｇがオンにされる。これにより、全てのビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２、Ｄ２１−ＤＢ２１）が、参照電位配線１０８を介して電気的に接続される。その結果、これらのビット線対間で、チャージシェアが行なわれる。チャージシェア前において、ビット線Ｄ１１及びＤ１２の電位は電源電位ＶＤＤであり、ビット線（ＤＢ１１、ＤＢ１２、Ｄ２２、ＤＢ２２）の電位は接地電位ＧＮＤである。従って、チャージシェアの結果、図３に示されるように、各ビット線の電位は、平均化され、１／３ＶＤＤ（参照電位Ｖｒｅｆ）になる。尚、参照電位電源回路１０２は、参照電位Ｖｒｅｆとして１／３ＶＤＤを生成している。すなわち、ビット線Ｄ２１及びＤＢ２１の電位は、参照電位Ｖｒｅｆであり、チャージシェアに影響を及ぼさない。尚、チャージシェア後の電圧である参照電位Ｖｒｅｆは、チャージシェア時に参照電位配線１０８に接続されるビット線の本数を変えることにより、制御できる。

上述の半導体記憶装置１００によれば、参照電位Ｖｒｅｆとして、１／２ＶＤＤよりも低い電圧を設定することが可能になる。また、第１メモリ回路１００−１が選択されている場合に、第２メモリ回路１００−２は非選択になるように設定されている。そのため、第１メモリ回路１００−１において読み出し動作が行われている期間において、第２メモリ回路１００−２におけるビット線対（Ｄ２２−ＤＢ２２）の電圧をプルダウンすることができる。プルダウン処理は、チャージシェア処理のためのセットアップ動作とも言える。第１メモリ回路１００−１においてデータを読み出ししている間に、セットアップ動作を行うことができるので、回路動作を高速化することができる。

特開２０１０−７３２９９号公報

上述の半導体記憶装置１００によれば、参照電位Ｖｒｅｆを、参照電位Ｖｒｅｆを１／２ＶＤＤよりも低い電圧にすることができる。

しかしながら、半導体記憶装置の電源電位ＶＤＤは、通常、動作範囲（ＶＤＤｍｉｎ〜ＶＤＤｍａｘ）を有している。図４は、電源電位ＶＤＤ、参照電位Ｖｒｅｆ、及びダミービット線レベルＤＢＬの関係を示すグラフである。ダミービット線レベルＤＢＬとは、チャージシェア前における第２メモリ回路１００−２のビット線対（Ｄ２２−ＤＢ２２）の電圧である。既述の半導体記憶装置１００では、ビット線対（Ｄ２２−ＤＢ２２）は、接地電位ＧＮＤになるようにプルダウンされる。すなわち、ダミービット線レベルＤＢＬは、接地電位ＧＮＤである。そのため、チャージシェアによって生成される参照電位Ｖｒｅｆは、電源電位ＶＤＤに対して一定の割合（例えば、１／３ＶＤＤ）を示すことになる。すなわち、電源電位ＶＤＤが高くなると、参照電位Ｖｒｅｆも高くなり、電源電位ＶＤＤが低くなると参照電位Ｖｒｅｆも低くなる。

参照電位Ｖｒｅｆを１／２ＶＤＤ以下にすることによって、セルホールド特性は向上する。しかしながら、電源電位ＶＤＤが低下すると参照電位Ｖｒｅｆも低くなるため、メモリセルにローレベルのデータが格納されている場合には、センスアンプの動作マージンが減り、不定センスとなる可能性がある。

また、上述の半導体記憶装置１００においては、非選択状態とするメモリ回路１０１−２のビット線対Ｄ２２−ＤＢ２２を接地電位に設定し、プリチャージ動作でビット線間でのチャージシェアを行うことで、１／２ＶＤＤよりも低い参照電位Ｖｒｅｆを生成している。しかしながら、非選択状態のメモリ回路のビット線対を接地電位ＧＮＤにすることにより、ビット線対Ｄ２２、ＤＢ２２に接続される非選択状態のメモリセルのデジットディスターブホールド（ＤＤＨ）特性が悪化してしまう。

すなわち、既述の半導体記憶装置１００においては、電源電位ＶＤＤが変動した場合に、ホールド特性が悪化してしまう場合がある、という問題点があった。

本発明に係る半導体記憶装置は、第１のメモリ回路及び第２のメモリ回路を有する。第１のメモリ回路は、参照電位を生成する参照電位生成回路を含む参照電位制御回路と、第１のワード線に接続された第１のメモリセルと、前記第１のメモリセルに記憶されたデータが読み出される第１のビット線対と、前記参照電位生成回路と前記第１のビット線対を接続し、前記第１のビット線対を参照電位にプリチャージする第１のプリチャージ回路と、前記第１のビット線対をイコライズする第１のイコライズ回路と、前記第１のビット線対に接続され、活性化時に前記第1のビット線対の電位差を増幅する第１のセンスアンプとを有する。第２のメモリ回路は、第２のワード線に接続された第２のメモリセルと、前記第２のメモリセルに記憶されたデータが読み出される第２のビット線対と、前記参照電位生成回路と前記第２のビット線対を接続し、前記第２のビット線対を参照電位にプリチャージする第２のプリチャージ回路と、前記第２のビット線対をイコライズする第２のイコライズ回路と、前記第２のビット線対に接続され、活性化時に前記第２のビット線対の電位差を増幅する第２のセンスアンプとを有する。前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択されたときの読み出し・書き込み動作期間において、前記第２のビット線対が接地電圧以上１／２×ＶＤＤ以下のダミービット線電位にされる。前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１および第２のプリチャージ回路によって前記第１および第２のビット線対が前記参照電位生成回路に接続される。

本発明に係る半導体記憶装置の動作方法は、参照電位を生成する参照電位生成回路を含む参照電位制御回路、第１のメモリ回路、及び第２のメモリ回路を有する半導体記憶装置の動作方法である。第１のメモリ回路は、第１のワード線に接続された第１のメモリセルと、前記第１のメモリセルに記憶されたデータが読み出される第１のビット線対と、前記参照電位生成回路と前記第１のビット線対を接続し、前記第１のビット線対を参照電位にプリチャージする第１のプリチャージ回路と、前記第１のビット線対をイコライズする第１のイコライズ回路と、前記第１のビット線対に接続され、活性化時に前記第1のビット線対の電位差を増幅する第１のセンスアンプとを有する。第２のメモリ回路は、第２のワード線に接続された第２のメモリセルと、前記第２のメモリセルに記憶されたデータが読み出される第２のビット線対と、前記参照電位生成回路と前記第２のビット線対を接続し、前記第２のビット線対を参照電位にプリチャージする第２のプリチャージ回路と、前記第２のビット線対をイコライズする第２のイコライズ回路と、前記第２のビット線対に接続され、活性化時に前記第２のビット線対の電位差を増幅する第２のセンスアンプとを有する。半導体記憶装置の動作方法は、前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択されたときの読み出し・書き込み動作期間において、前記第２のビット線対を接地電圧以上１／２×ＶＤＤ以下のダミービット線電位になるように制御するステップと、前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１および第２のプリチャージ回路によって前記第１および第２のビット線対を前記参照電位生成回路に接続するステップとを備える。

本発明によれば、電源電位ＶＤＤが変動した場合のホールド特性の悪化を防止することができる、半導体記憶装置及び半導体記憶装置の動作方法が提供される。

特許文献１に記載された半導体記憶装置を示す回路図である。 半導体記憶装置の動作方法を示すタイミングチャートである。 半導体記憶装置の動作方法を示すタイミングチャートである。 電源電位ＶＤＤ、参照電位Ｖｒｅｆ、及びダミービット線レベルＤＢＬの関係を示すグラフである。 本発明に係る半導体記憶装置を概略的に示す回路図である。 参照電位Ｖｒｅｆと、電源電位ＶＤＤとの関係を示すグラフである。 第１の実施形態に係る半導体記憶装置を示す概略図である。 データが読み出される場合の動作を示すタイミングチャートである。 各ビット線の電位を示すグラフである。 電源電位ＶＤＤ、ダミービット線電位ＤＢＬ、及び参照電位Ｖｒｅｆの関係を示すグラフである。 第２の実施形態に係る半導体記憶回路を示す概略図である。 第２の実施形態に係る半導体記憶装置の動作方法を示すタイミング図である。 センスアンプ回路を示す等価回路図である。 電源電位ＶＤＤ、ダミービット線レベル、及び参照電位の関係を示すグラフである。 第１メモリ回路及び第２メモリ回路の配置の一例を示す概略図である。 第３の実施形態に係る半導体記憶装置におけるメモリ回路の構成を示す概略図である。 半導体記憶装置の動作方法を示すタイミングチャートである。

（概要）
まず、本発明の概要について説明する。図５は、本発明に係る半導体記憶装置１を概略的に示す回路図である。

図５に示されるように、半導体記憶装置１は、参照電位制御回路２、ビット線対（Ｄ、ＤＢ）、メモリセル３、ワード線ドライバ５、センスアンプ回路６、ワード線ＷＬ、及びデータバス７を備えている。メモリセル３は、キャパシタとアクセストランジスタ４とを有している。メモリセルの一端は接地され、他端はアクセストランジスタ４を介してビット線Ｄに接続されている。尚、実際には、ワード線ＷＬは、複数設けられている。ビット線対も、複数設けられている。メモリセル３も、複数のワード線ＷＬ及び複数のビット線対に対応して、複数設けられている。

ワード線ドライバ５は、アドレス信号（不図示）に応じて複数のワード線ＷＬのいずれかを選択する機能を有している。ワード線ＷＬが選択されると、対応するアクセストランジスタ４がオンになり、対応するメモリセル３がビット線対（Ｄ、ＤＢ）のうちの一方と電気的に接続される。

データバス７は、データの読み出し、及び書込みを行なう部分である。ビット線対（Ｄ、ＤＢ）は、データバス７に接続されている。

センスアンプ回路６は、ビット線対（Ｄ、ＤＢ）間に生じた電位差を増幅させる為に設けられている。センスアンプ回路６は、一対のＰＭＯＳトランジスタ（Ｔ１、Ｔ２）、及び一対のＮＭＯＳトランスジスタ（Ｔ３、Ｔ４）を有している。一対のＰＭＯＳトランススタ（Ｔ１、Ｔ２）の共通ソースは、制御信号ＳＰが供給される配線に接続されている。一対のＮＭＯＳトランススタ（Ｔ３、Ｔ４）の共通ソースは、制御信号ＳＮが供給される配線に接続されている。トランジスタＴ１及びＴ３は、直列に接続されている。トランジスタＴ２及びＴ４は、直列に接続されている。トランジスタＴ１及びＴ３のゲートは、トランジスタＴ２とトランジスタＴ４との間の接続点に接続されている。トランジスタＴ２及びＴ４のゲートは、トランジスタＴ１とトランジスタＴ３との間の接続点に接続されている。トランジスタＴ１とトランジスタＴ３との間の接続点は、ビット線Ｄに接続されている。トランジスタＴ２とトランジスタＴ４との間の接続点は、ビット線ＤＢに接続されている。このセンスアンプ回路６は、制御信号ＳＰとしてハイレベルの信号が供給され、制御信号ＳＮとしてローレベルの信号が供給されたときに、ビット線対Ｄ，ＤＢ間の電位差を増幅する。ここで、一対のＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート閾値電圧は、ＶＴＮである。

参照電位制御回路２は、参照電位としてＶｒｅｆを出力し、ビット線対（Ｄ，ＤＢ）に対して参照電位Ｖｒｅｆを供給するものである。

この半導体記憶装置１において、データを書き込む際には、データバス７を介して、ビット線対（Ｄ、ＤＢ）のうちの一方がハイレベル（電源電位ＶＤＤ）になり、ビット線対（Ｄ、ＤＢ）のうちの他方がローレベル（接地電位ＧＮＤ）になる。その後、ワード線ドライバ５により、ワード線ＷＬが選択される。これにより、アクセストランジスタ４がオンになり、メモリセル３とビット線Ｄとが電気的に接続される。ビット線Ｄの電位がハイレベルである場合には、メモリセル３にハイレベルのデータが書き込まれ、ビット線Ｄの電位がローレベルである場合には、メモリセル３にローレベルのデータが書き込まれる。

データの書込み後、ビット線対Ｄ、ＤＢは、参照電位Ｖｒｅｆになるようにプリチャージされる。データを読み出す場合には、ビット線対（Ｄ、ＤＢ）のプリチャージ状態が解除された後、ワード線ドライバ５により、読みし対象のワード線ＷＬが選択される。その結果、メモリセル３がビット線Ｄと接続される。メモリセル３にハイレベルのデータが格納されている場合には、ビット線Ｄの電位が僅かに上昇し、メモリセル３にローレベルのデータが格納されている場合には、ビット線Ｄの電位が僅かに減少する。次いで、制御信号ＳＰとしてハイレベルの信号が、制御信号ＳＮとしてローレベルの信号がそれぞれ供給される。その結果、センスアンプ回路６が動作し、ビット線対Ｄ、ＤＢ間の電位差が増幅される。増幅された電位差は、データバス７を介して外部回路（図示せず）によって読み出される。

ここで、スタンバイ期間（データの書込み期間及びデータの読み出し期間の経過後）には、参照電位制御回路２が、ビット線対（Ｄ、ＤＢ）の電位を、参照電位Ｖｒｅｆになるように制御する。図６は、参照電位Ｖｒｅｆと、電源電位ＶＤＤとの関係を示すグラフであり、横軸は電源電位ＶＤＤを示し、縦軸は電圧を示している。図６には、直線（１）及び直線（２）が示されている。直線（１）及び（２）は、下記式（１）で表される直線である。
（数式１）：Ｖｒｅｆ＝ａ×ＶＤＤ＋ｂ （ａ＜１／２、ｂ＞０）

ここで、参照電位制御回路２は、参照電位Ｖｒｅｆが、上式（１）で表されるように、ビット線対（Ｄ、ＤＢ）の電位を制御する。このような高さになるように参照電位Ｖｒｅｆを制御することによって、電源電位ＶＤＤが高い場合に参照電位Ｖｒｅｆの値が必要以上に高くなってしまうことが防止される。また、電源電位ＶＤＤが低い場合に、参照電位Ｖｒｅｆの値が必要以上に低くなってしまうことを防止できる。すなわち、電源電位ＶＤＤの高さが変動した場合におけるセルホールド特性の悪化を防止できる。

以下に、本発明の実施形態を説明することにより、本発明を詳細に説明する。

（第１の実施形態）
図７は、本実施形態に係る半導体記憶装置１を示す概略図である。図７に示されるように、本実施形態に係る半導体記憶装置１は、参照電位制御回路２、第１メモリ回路１１−１、及び第２メモリ回路１１−２を備えている。

本実施形態に係る半導体記憶装置１は、以下の点において、図１に示した半導体記憶装置１００とは異なっている。図１に示した半導体記憶装置１００においては、各メモリ回路１０１−１、１０１−２に、プルダウン回路（１０５−１、１０５−２）が設けられている。そして、一方のメモリ回路１０１−１においてデータの読み出しが行なわれている期間に、他方のメモリ回路１０１−２において、プルダウン回路１０５が動作し、ビット線対（Ｄ２２−ＤＢ２２）が接地電位ＧＮＤにプルダウンされる。これに対して、本実施形態では、プルダウン回路１０５の代わりに、ダミービット線レベル切替回路１７（１７−１、１７−２）が設けられている。また、参照電位制御回路２には、ダミービット線電位ＤＢＬを発生させるダミービット線電位発生回路１３が設けられている。そして、一方のメモリ回路（第１メモリ回路１１−１）においてデータが読み出されている期間に、他方のメモリ回路（第２メモリ回路１１−２）において、ダミービット線レベル切替回路１７−２がオンにされ、ビット線対Ｄ２２−ＤＢ２２の電位がダミービット線電位ＤＢＬになるように制御される。ここで、ダミービット線電位発生回路１３は、電源電位ＶＤＤに基づいて、ダミービット線電位ＤＢＬを決定する。その後、図１に示した半導体記憶装置１００と同様に、ビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２、Ｄ２１−ＤＢ２１）間で、チャージシェアが行なわれる。チャージシェア後のビット線対の電位（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２、Ｄ２１−ＤＢ２１）は、ビット線対Ｄ２２−ＤＢ２２に与えられていたダミービット線電位ＤＢＬに依存する。すなわち、ダミービット線電位発生回路１３は、ダミービット線電位ＤＢＬを制御することにより、チャージシェア後のビット線対電位を制御する。つまり、電源電位ＶＤＤに応じて、チャージシェア後のビット線電位を１／２ＶＤＤ以下の適切な値に設定することができるので、電源電位ＶＤＤの高さが変動した場合であっても、セルホールド特性の悪化を防止できる。尚、その他の点については、図１に示した半導体記憶装置１００と同様である。

以下に、本実施形態に係る半導体記憶装置１を詳細に説明する。

参照電位制御回路２は、既述のように、参照電位Ｖｒｅｆを制御する回路である。参照電位制御回路２は、参照電位生成回路１２、及びダミービット線電位発生回路１３を備えている。参照電位生成回路１２は、参照電位配線９に接続されており、参照電位配線９に、参照電位Ｖｒｅｆを供給する機能を有している。尚、チャージシェアした後のビット線は参照電圧生成回路から供給されるＶｒｅｆによってその電位が設定される。このときの参照電位Ｖｒｅｆは、チャージシェア後のビット線電位と同電位となるように生成される。一方、ダミービット線電位発生回路１３は、電源電位ＶＤＤの電位に基づいて、ダミービット線電位ＤＢＬの電位を決定し、ダミービット線電位ＤＢＬを生成する機能を有している。

次いで、第１メモリ回路１１−１の構成を説明する。

第１メモリ回路１１−１は、複数（本実施形態では２つ）のビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２）、セルプレート１５−１、及びセンスアンプエリア（１４−１、１４−２）を備えている。

セルプレート１５−１は、複数のメモリセル１８（１８−１、１８−２）を備えている。メモリセル１８−１は、キャパシタ３−１及びアクセストランジスタ４−１を備えている。キャパシタ３ー１は、アクセストランジスタ４−１を介して、ビット線Ｄ１１に接続されている。アクセストランジスタ４−１は、ＮＭＯＳトランジスタにより実現され、そのゲートは、ワード線ＷＬ１０に接続されている。一方、メモリセル１８−２は、キャパシタ３−２及びアクセストランジスタ４−２を備えている。メモリセル３−２は、アクセストランジスタ４−２を介して、ビット線Ｄ１２に接続されている。アクセストランジスタ４−２は、ＮＭＯＳトランジスタにより実現され、そのゲートは、ワード線ＷＬ１０に接続されている。

尚、図示されていないが、セルプレート１５−１には、複数のワード線ＷＬ１０が設けられており、複数のワード線ＷＬ１０に対応して、複数のメモリセル１８が設けられている。選択時（読み出し時又は書き込み時）には、複数のワード線ＷＬ１０のうちのいずれかが選択され、選択されたワード線ＷＬ１０に対応するメモリセル１８において、キャパシタ３がビット線に接続される。

センスアンプエリア１４−１は、ビット線対（Ｄ１１−ＤＢ１１）の電位を制御する部分である。センスアンプエリア１４−１には、センスアンプ回路６−１、プリチャージ回路１６−１、及びダミービット線レベル切替回路１７−１が設けられている。

センスアンプ回路６−１は、ビット線対（Ｄ１１−ＤＢ１１）に生じた電位差を増幅する回路である。センスアンプ回路６−１の動作は、制御信号ＳＥ１１によって制御される。制御信号ＳＥ１１が活性化され（例えば、ハイレベル）たとき、センスアンプ回路６−１は、ビット線対（Ｄ１１−ＤＢ１１）に生じた電位差を増幅する。

プリチャージ回路１６−１は、ビット線対（Ｄ１１−ＤＢ１１）と、参照電位配線９との間の電気的接続を切り替える回路である。プリチャージ回路１６−１は、制御信号ＰＤＬ１１により制御される。制御信号ＰＤＬ１１が活性化されたとき、プリチャージ回路１６−１は、ビット線対（Ｄ１１−ＤＢ１１）を短絡させると共に、参照電位配線９に電気的に接続する。具体的には、プリチャージ回路１６−１は、トランジスタＴｒ１３１、Ｔｒ１３２、及びＴｒ１３３を備えている。トランジスタＴｒ１３１は、ビット線Ｄ１１とビット線ＤＢ１１間に接続されている。トランジスタＴｒ１３２は、ビット線Ｄ１１と参照電位配線９間に接続される。Ｔｒ１３３は、ビット線ＤＢ１１と参照電位配線９との間に接続されている。トランジスタＴｒ１３１、Ｔｒ１３２、及びＴｒ１３３のゲートは、参照電位制御回路２から制御信号ＰＤＬ１１が供給されている。

ダミービット線レベル切替回路１７−１は、ビット線対（Ｄ１１−ＤＢ１１）と、ダミービット線電位発生回路１３との間の電気的接続を切り替える回路である。ダミービット線レベル切替回路１７−１は、制御信号ＰＤＧ１１により制御される。制御信号ＰＤＧ１１が活性化されたとき、ダミービット線レベル切替回路１７−１は、ビット線対（Ｄ１１−ＤＢ１１）を、ダミービット線電位発生回路１３に接続する。これにより、ビット線対（Ｄ１１−ＤＢ１１）の電位が、ダミービット線電位ＤＢＬになるように制御される。具体的には、ダミービット線レベル切替回路１７−１は、トランジスタＴｒ１５１及びＴｒ１５２を有している。トランジスタＴｒ１５１は、ビット線Ｄ１１とダミービット線電位発生回路１３間に接続される。Ｔｒ１５２は、ビット線ＤＢ１１とダミービット線電位発生回路１３間に接続されている。トランジスタＴｒ１５１及びトランジスタＴｒ１５２のゲートは、参照電位制御回路２から制御信号ＰＤＧ１１が供給されている。

一方、センスアンプエリア１４−２は、ビット線対（Ｄ１２−ＤＢ１２）の電位を制御する部分である。センスアンプエリア１４−２は、センスアンプエリア１４−１と同様に、センスアンプ回路６−２、及びプリチャージ回路１６−２を有している。但し、センスアンプエリア４−２に、ダミービット線レベル切替回路１７は設けられていない。センスアンプ回路６−２は、ビット線対（Ｄ１２−ＤＢ１２）に生じた電位差を増幅するために設けられており、制御信号ＳＥ１２により制御される。また、プリチャージ回路１６−２は、トランジスタＴｒ１４１、Ｔｒ１４２、Ｔｒ１４３を備えており、制御信号ＰＤＬ１２により制御される。すなわち、制御信号ＰＤＬ１２が活性化されたとき、プリチャージ回路１６−２は、ビット線Ｄ１２とビット線ＤＢ１２とを短絡させると共に、参照電位配線９に接続する。

続いて、第２メモリ回路１１−２について説明する。第２メモリ回路１１−２も、第１メモリ回路１１−１と同様の構成を有している。すなわち、第２メモリ回路１１−２は、複数（２つ）のビット線対（Ｄ２１−ＤＢ２１、Ｄ２２−ＤＢ２２）、セルプレート１５−２、及びセンスアンプエリア（１４−３、１４−４）を有している。

セルアレイプレート１５−２には、ワード線ＷＬ２０、メモリセル（１８−３、１８−４）が設けられている。各メモリセル（１８−３、１８−４）は、キャパシタ（３−３、３−４）、及びアクセストランジスタ（４−３、４−４）を有している。

センスアンプエリア１４−３は、ビット線対（Ｄ２２−ＤＢ２２）に対応して設けられており、センスアンプ回路６−３、プリチャージ回路１６−３、及びダミービット線レベル切替回路１７−２を有している。センスアンプ回路６−３は、制御信号ＳＥ２２により制御される。プリチャージ回路１６−３は、トランジスタＴｒ２３１、２３２、２３３を有しており、制御信号ＰＤＬ２２により制御される。ダミービット線レベル切替回路１７−２は、トランジスタＴｒ２５１、Ｔｒ２５２を有しており、制御信号ＰＤＧ２２により制御される。

センスアンプエリア１４−４は、ビット線対（Ｄ２１−ＤＢ２１）に対応して設けられており、センスアンプ回路６−４、及びプリチャージ回路１６−４を有している。センスアンプ回路６−４は、制御信号ＳＥ２１により制御される。プリチャージ回路１６−４は、トランジスタＴｒ２４１、２４２、２４３を有しており、制御信号ＰＤＬ２１により制御される。尚、センスアンプエリア１４−４に、ダミービット線レベル切替回路１７は設けられていない。

続いて、本実施形態に係る半導体記憶装置１の動作方法について説明する。本実施形態においては、第１メモリ回路１１−１が選択された場合、第２メモリ回路１１−２は非選択になるように制御される。

図８は、第１メモリ回路１１−１においてデータが読み出される場合の動作を示すタイミングチャートである。尚、第１メモリ回路１１−１において、メモリセル１８−１及びメモリセル１８−２には、それぞれ、ハイレベルのデータが格納されているものとする。図８には、ワード線ＷＬ１０、制御信号ＳＥ１１／ＳＥ１２、制御信号ＰＤＬ１１／ＰＤＬ１２、制御信号ＰＤＧ１１、ワード線ＷＬ２０、制御信号ＳＥ１２／ＳＥ２２、制御信号ＰＤＬ２１、制御信号ＰＤＬ２２、及び制御信号ＰＤＧ２２の波形が示されている。また、図９は、各ビット線（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、ＤＢ１１、ＤＢ１２、ＤＢ２１、ＤＢ２２）の電位を示すグラフである。

図８及び図９において、時刻ｔ１以前は、スタンバイ期間である。また、時刻ｔ１からｔ４までの期間は、第１メモリ回路１１−１の読み出し期間である。時刻ｔ４以降は、スタンバイ期間である。

時刻ｔ１以前において、参照電位制御回路２は、制御信号ＰＤＬ１１、ＰＤＬ１２、ＰＤＬ２１、及びＰＤＬ２２として、ハイレベルの信号を供給する。これにより、各メモリ回路１１（１１−１、１１−２）において、プリチャージ回路１６（１６−１〜１６−４）がプリチャージ動作およびイコライジング動作を行なう。その結果、全てのビット線（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、ＤＢ１１、ＤＢ１２、ＤＢ２１、ＤＢ２２）は、参照電位配線９に接続される。すなわち、スタンバイ期間において、ビット線（Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、ＤＢ１１、ＤＢ１２、ＤＢ２１、ＤＢ２２）の電位は、参照電位生成回路１２によって生成される参照電位Ｖｒｅｆである。

図８に示されるように、時刻ｔ１において、制御信号ＰＤＬ１１、ＰＤＬ１２がローレベルに切り替えられる。また、制御信号ＰＤＬ２２も、ローレベルに切り替えられる。これにより、選択された第１メモリ回路１１−１において、ビット線対Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２のプリチャージ状態が解除される。また、非選択の第２メモリ回路１１−２においては、ビット線対Ｄ２２−ＤＢ２２のプリチャージ状態が解除される。但し、ビット線対Ｄ２１−ＤＢ２１については、制御信号ＰＤＬ２１が変化せず、プリチャージ状態が維持されている。

続く時刻ｔ２に、第１メモリ回路１１−１においてワード線ＷＬ１０が選択される。すなわち、ワード線ＷＬ１０にハイレベルの信号が供給される。これにより、第１メモリ回路１１−１においては、キャパシタ３−１がビット線Ｄ１１と電気的に接続され、キャパシタ３−２がビット線Ｄ１２と電気的に接続される。既述のように、キャパシタ３−１及びキャパシタ３−２には、それぞれ、ハイレベルのデータが格納されている。そのため、図９に示されるように、ビット線Ｄ１１及びＤ１２の電位は、参照電位Ｖｒｅｆから僅かに上昇する。

一方、時刻ｔ２においては、図８に示されるように、制御信号ＰＤＧ２２がハイレベルに切り替えられる。その結果、第２メモリ回路１１−２において、ダミービット線レベル切替回路１７−２により、ビット線対Ｄ２２−ＤＢ２２がダミービット線電位発生回路１３と電気的に接続される。その結果、図９に示されるように、ビット線対Ｄ２２−ＤＢ２２の電位は、ダミービット線電位ＤＢＬになるように、変化する。

その後、図８に示されるように、時刻ｔ３において、制御信号ＳＥ１１及びＳＥ１２がハイレベルに切り替えられる。その結果、第１メモリ回路１１−１において、センスアンプ回路６（６−１、６−２）が活性化する。すなわち、センスアンプ回路６−１がビット線対Ｄ１１−ＤＢ１１の電位差を増幅し、センスアンプ回路６−２がビット線対Ｄ１２−ＤＢ１２の電位差を増幅する。その結果、図９に示されるように、ビット線Ｄ１１及びＤ１２の電位は、電源電位ＶＤＤにまで引き上げられ、ビット線ＤＢ１１及びＤＢ１２の電位は、接地電位ＧＮＤになるように引き下げられる。そして、増幅された電位差が、データバス（図示せず）を介して読み出される。

その後、図８に示されるように、時刻ｔ４において、ワード線ＷＬ１０に供給される信号、制御信号ＳＥ１１、ＳＥ１２、及び制御信号ＰＤＧ２２が、ローレベルに切り替えられる。また、続く時刻ｔ５において、制御信号ＰＤＬ１１、ＰＤＬ１２、及びＰＤＬ２２が、ハイレベルに切り替えられる。プリチャージ回路１６−１、１６−２、１６−３がプリチャージ動作及びイコライジング動作を行なう。その結果、ビット線対Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２が、参照電位配線９を介して電気的に接続される。よって、ビット線Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２間においてチャージシェアが行なわれ、ビット線Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２の電位は、平均化される。このときは、たとえば、１／３ＶＤＤ＋１／３ＤＢＬ（ＤＢＬ：ダミービット線電位）になる。尚、ビット線（Ｄ２１−ＤＢ２１）は、チャージシェア前から参照電位Ｖｒｅｆであるので、電荷シェアには影響しない。このため、参照電位生成回路から供給される参照電位Ｖｒｅｆを、上記チャージシェアを行なった結果の電位に設定しておくことで、ビット線（Ｄ２１−ＤＢ２１）は上述したチャージシェアにほとんど関係せず、電位の変化も起こらない。

上述のように、チャージシェア後のビット線対の電位は、チャージシェア前におけるビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２２−ＤＢ２２）の電位によって、決められる。従って、チャージシェア後のビット線対の電位は、ビット線対（Ｄ２２−ＤＢ２２）の電位であるダミービット線電位ＤＢＬの電位によって決まる。ここで、本実施形態においては、ダミービット線電位発生回路１３（図７参照）が、電源電位ＶＤＤの高さに基づいて、ダミービット線電位ＤＢＬの電位を可変にすることによって、チャージシェア後のビット線対の電位を適切な高さに設定することが可能となる。

図１０は、電源電位ＶＤＤ、ダミービット線電位ＤＢＬ、及び参照電位Ｖｒｅｆの関係を示すグラフである。図１０に示されるように、ダミービット線電位発生回路１３は、電源電位ＶＤＤが低いときにダミービット線電位ＤＢＬが高くなり、電源電位ＶＤＤが高いときにダミービット線電位ＤＢＬが低くなるように、ダミービット線電位ＤＢＬの電位を決定する。

このように、電源電位ＶＤＤが高くなった場合には、参照電位Ｖｒｅｆを１／２ＶＤＤに比べて十分に低い電圧に設定することができる。一方、電源電位ＶＤＤが低くなった場合には、参照電位Ｖｒｅｆを１／２ＶＤＤに近い電圧に設定することができる。したがって、電源電位ＶＤＤが低下した場合であっても、参照電位Ｖｒｅｆが必要以上に低くならず、ロウレベルデータを読み出す場合であっても、センスアンプの読み出しマージンを確保することができる。また、ダミービット線電位ＤＢＬを、１／２ＶＤＤよりは低いが接地電位ＧＮＤよりも高い電位にすることで、ダミービット線電位ＤＢＬが与えられるビット線対に接続されるメモリセルのデジットディスターブホールド（ＤＤＨ）特性の悪化を防ぐこともできる。なお、従来技術と同様に、１／２ＶＤＤよりも低電位でビット線をプリチャージしているため、メモリセルのハイレベルデータのホールド特性を改善する効果は変わらない。さらに、ダミービット線電位を供給する動作を、データ読み出し期間に行ない、チャージシェアを行なっているため、回路動作の高速化する効果も維持される。

尚、本実施形態においては、第１メモリ回路１１−１における複数（２つ）のビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２）と、第２メモリ回路１１−２における複数（２つ）のビット線対（Ｄ２１−ＤＢ２１、Ｄ２２−ＤＢ２２）との間でチャージシェアが行なわれる場合について説明した。但し、必ずしも、これらのビット線対（Ｄ１１−ＤＢ１１、Ｄ１２−ＤＢ１２、Ｄ２１−ＤＢ２１、Ｄ２２−ＤＢ２２）間でチャージシェアが行なわれる必要はない。例えば、一方のメモリ回路１１−１における１つのビット線対と、他方のメモリ回路１１−２における１つのビット線対との間でチャージシェアが行われてもよい。また、チャージシェア時に、各ビット線対のうちの一方のビット線だけが参照電位配線９に接続されてもよい。参照電位配線９に接続されるビット線の本数を調整することにより、参照電位Ｖｒｅｆの高さを制御することも可能である。

また、本実施形態においては、ダミービット線電位発生回路１３が、電源電位ＶＤＤの高さに基づいて、ダミービット線電位ＤＢＬの高さを決定する場合について説明した。ここで、高温時には、メモリセルからのオフリークも増大する。そのため、高温時には、参照電位Ｖｒｅｆを低く設定することが望まれる。そこで、ダミービット線電位発生回路１３は、更に、温度に基づいて、ダミービット線電位ＤＢＬの高さを決定することが好ましい。具体的には、ダミービット線電位発生回路１３は、図示しない温度センサによる温度の測定結果に基づいて、高温時に、ダミービット線電位ＤＢＬが低くなり、低温時にダミービット線電位ＤＢＬが高くなるように、ダミービット線電位ＤＢＬの高さを決定することが好ましい。これにより、高温時に参照電位Ｖｒｅｆを下げることが可能となり、メモリセルホールド特性を改善することができる。

また、本実施形態においては、データが読み出された場合の動作について説明した。但し、データが書き込まれた場合においても、時刻ｔ４以降と同様の動作を行うことにより、参照電位Ｖｒｅｆの高さを制御することが可能である。

（第２の実施形態）
続いて、第２の実施形態について説明する。図１１は、本実施形態に係る半導体記憶装置１を示す概略図である。尚、図１１には、第１メモリ回路１１−１、第２メモリ回路１１−２、及び参照電位制御回路２が示されている。また、本実施形態においては、第１の実施形態とは異なり、参照電位制御回路２にダミービット線電位発生回路１３は設けられていない。

まず、第１メモリ回路１１−１の構成を説明する。第１メモリ回路１１−１には、一対のビット線対Ｄ１−ＤＢ１、セルプレート１５−１、センスアンプエリア１４−５、及びＹスイッチ回路ＹＳＷ１が設けられている。

セルプレート１５−１には、複数のキャパシタ３、及び複数のアクセストランジスタ４が設けられている。各キャパシタ３は、各アクセストランジスタ４を介して、ビット線対（Ｄ１−ＤＢ１）の一方に接続されている。各アクセストランジスタ４は、複数のワード線ＷＬ１のうちの何れかにより制御され、対応するワード線ＷＬ１が選択された場合に、各キャパシタ３をビット線対（Ｄ１−ＤＢ１）の一方に接続する。複数のワード線ＷＬ１は、ワード線ドライバ５によって選択される。

センスアンプエリア１４−５には、センスアンプ回路６、イコライザ回路１９、及びプリチャージ回路１６が設けられている。

センスアンプ回路６は、ＰＭＯＳトランジスタＴ１、Ｔ２、及びＮＭＯＳトランジスタＴ３、Ｔ４を備えている。ＰＭＯＳトランジスタＴ１、Ｔ２の共通ソースは、制御信号ＳＰ１が供給されるように、参照電位制御回路２に接続されている。ＮＭＯＳトランジスタＴ３、Ｔ４の共通ソースは、制御信号ＳＮ１が供給されるように、参照電位制御回路２に接続されている。このセンスアンプ回路６は、制御信号ＳＰ１としてハイレベルの信号が供給され、制御信号ＳＮ１としてローレベルの信号が供給されたときに、ビット線対（Ｄ１−ＤＢ１）の電位差を増幅する。

イコライザ回路１９は、ビット線対（Ｄ１−ＤＢ１）を短絡させるために設けられている。イコライザ回路１９は、制御信号ＥＱ１によって制御され、制御信号ＥＱ１がオン（ハイレベル）のときに、ビット線対（Ｄ１−ＤＢ１）を短絡する。

プリチャージ回路１６は、ビット線対（Ｄ１−ＤＢ１）を、参照電位配線９に接続する為に設けられている。プリチャージ回路１６は、トランジスタＴ５、Ｔ６を備えている。トランジスタＴ５、Ｔ６は、ビット線Ｄ１とビット線ＤＢ１との間に直列に接続されている。トランジスタＴ５とトランジスタＴ６との間の接続点は、参照電位配線９に接続されている。トランジスタＴ５及びＴ６のゲートは、制御信号ＰＤＬ１が供給されるように、参照電位制御回路２（図示せず）に接続されている。

また、ビット線対（Ｄ１−ＤＢ１）は、Ｙスイッチ回路ＹＳＷ１を介して、データバス線２１に接続されている。読み出し時又は書込み時には、Ｙスイッチ回路ＹＳＷ１がオンにされ、データバス線２１を介してデータの読み出し又は書込みが行なわれる。

続いて、第２メモリ回路１１−２の構成を説明する。第２メモリ回路１１−２も、第１メモリ回路１１−１と同様の構成を有している。すなわち、第２メモリ回路１１−２は、ビット線対（Ｄ２−ＤＢ２）、セルプレート１５−２、センスアンプエリア１４−６を有している。

セルプレート１５−２には、複数のキャパシタ３及び複数のアクセストランジスタ４が設けられており、各キャパシタ３は、各アクセストランジスタ４を介してビット線対（Ｄ２−ＤＢ２）の一方に接続されている。複数のアクセストランジスタ４は、複数のワード線ＷＬ２によって制御される。

センスアンプエリア１４−６には、センスアンプ回路６、イコライザ回路１９、及びプリチャージ回路１６が設けられている。センスアンプ回路６において、ＰＭＯＳトランジスタＴ１、Ｔ２の共通ソースは、制御信号ＳＰ２が供給されるように、参照電位制御回路２に接続されている。また、ＮＭＯＳトランジスタＴ３、Ｔ４の共通ソースは、制御信号ＳＮ２が供給されるように、参照電位制御回路２に接続されている。イコライザ回路１９は、制御信号ＥＱ２によって制御され、制御信号ＥＱ２がオン（ハイレベルのときに）、ビット線対（Ｄ２−ＤＢ２）を短絡させる。プリチャージ回路１６は、トランジスタＴ５及びＴ６を有しており、制御信号ＰＤＬ２によって制御される。プリチャージ回路１６は、制御信号ＰＤＬ２がオンのとき、ビット線対（Ｄ２−ＤＢ２）を参照電位配線９に接続する。

また、本実施形態において、制御信号ＳＰ１、ＳＮ１、ＥＱ１、ＰＤＬ１、ＳＰ２、ＳＮ２、ＥＱ２、及びＰＤＬ２は、参照電位制御回路２によって供給される。

続いて、本実施形態に係る半導体記憶装置１の動作方法を説明する。図１２は、本実施形態に係る半導体記憶装置１の動作方法を示すタイミング図である。図１２には、第１メモリ回路１１−１からデータが読み出されるときの動作が示されている。図１２には、ビット線Ｄ１、ＤＢ１、Ｄ２、及びＤＢ２の電位が示されている。また、図１２には、制御信号ＳＰ１、ＳＮ１、ＰＤＬ１、ＥＱ１、ＳＮ２、及びＰＤＬ２の波形が示されている。尚、制御信号ＥＱ２はハイレベルに固定され、制御信号ＳＰ２はローレベルに固定される。

図１２において、時刻ｔ１以前は、スタンバイ期間である。スタンバイ期間においては、制御信号ＳＰ１、ＳＰ２としてローレベルの信号が供給され、制御信号ＳＮ１、ＰＤＬ１、ＥＱ１、ＳＮ２、ＥＱ２及びＰＤＬ２としては、ハイレベルの信号が供給される。すなわち、スタンバイ期間においては、各メモリ回路１１のセンスアンプ回路６は動作していない。また、各メモリ回路において、イコライザ回路１９によりビット線対（Ｄ１−ＤＢ１、Ｄ２−ＤＢ２）が短絡されている。また、各メモリ回路のビット線対（Ｄ１−ＤＢ１、Ｄ２−ＤＢ２）は、プリチャージ回路１６により、参照電位配線９に接続されている。すなわち、各メモリ回路１１におけるビット線対（Ｄ１−ＤＢ１、Ｄ２−ＤＢ２）の電位は、参照電位Ｖｒｅｆになっている。

時刻ｔ１において、制御信号ＰＤＬ１、ＥＱ１、及びＰＤＬ２がローレベルに切り替えられる。また、ワード線ＷＬ１の電位が、アクセストランジスタ４を確実にオンにする為に、電源電位ＶＤＤよりも高いＶＰＰにまで引き上げられる。制御信号ＰＤＬ１及びＥＱ１がローレベルに切り替えられることにより、第１メモリ回路１１−１では、ビット線対（Ｄ１−ＤＢ１）が、参照電位配線９から遮断される。また、ビット線Ｄ１とＤＢ１との間も電気的に遮断される。そして、ワード線ＷＬ１が選択されることにより、キャパシタ３がビット線Ｄ１と接続される。ここで、キャパシタ３にハイレベルのデータが格納されている場合には、ビット線Ｄ１の電位が、参照電位Ｖｒｅｆから僅かに上昇する。一方、制御信号ＰＤＬ２がローレベルに切り替えられることにより、第２メモリ回路１１−２においては、ビット線対（Ｄ２−ＤＢ２）が参照電位配線９から遮断される。ただし、制御信号ＥＱ２にはハイレベルの信号の供給が維持されているため、ビット線対Ｄ２−ＤＢ２間は短絡している。

その後、時刻ｔ２において、制御信号ＳＰ１がハイレベルに切り替えられ、制御信号ＳＮ１がローレベルに切り替えられ、制御信号ＳＮ２がローレベルに切り替えられる。これにより、第１メモリ回路１１−１においては、センスアンプ回路６が駆動し、ビット線対（Ｄ１−ＤＢ１）に生じた電位差を増幅する。すなわち、ビット線Ｄ１の電位が電源電位ＶＤＤにまで引き上げられ、ビット線ＤＢ１の電位が接地電位ＧＮＤに引き下げられる。

一方、第２メモリ回路１１−２からはデータが読み出されないので、制御信号ＳＰ２としてローレベルの信号の供給が維持されているが、制御信号ＳＮ２には、時刻ｔ２において、ローレベルの信号が供給される。その結果、ビット線対（Ｄ２、ＤＢ２）の電位が、トランジスタＴ３及びＴ４の閾値電圧ＶＴＮになるように変化する。以下に、この点について説明する。

図１３は、制御信号ＳＰ２及びＳＮ２としてそれぞれローレベルの信号が供給された場合における、センスアンプ回路６の等価回路を示す図である。図１３に示されるように、制御信号ＳＰ２及びＳＮ２がローレベルである場合には、ＰＭＯＳトランジスタＴ1及びＴ２はオフ状態になる。その結果、センスアンプ回路６においては、ＮＭＯＳトランジスタＴ３及びＴ４が、接地電位（制御信号ＳＮ２＝ローレベル）とビット線対（Ｄ２−ＤＢ２）との間にダイオード接続される。ここで、ビット線対（Ｄ２−ＤＢ２）は、イコライザ回路１９により短絡されているので、ビット線対（Ｄ２−ＤＢ２）の電位は、ＮＭＯＳトランジスタＴ３及びＴ４の閾値電圧ＶＴＮになるように、変化する。

その後、図１２に示されるように、時刻ｔ３において、ワード線ＷＬ１の電位がローレベルに引き下げられる。また、制御信号ＳＰ１がローレベルに切り替えられ、制御信号ＳＮ１、ＰＤＬ１、ＥＱ１、ＳＮ２，及びＰＤＬ２がハイレベルに切り替えられる。その結果、既述の実施形態と同様に、第１メモリ回路１１−２におけるビット線対（Ｄ１−ＤＢ１）と、第２メモリ回路１１−２におけるビット線対（Ｄ２−ＤＢ２）とが、参照電位配線９を介して互いに接続される。既述の実施形態と同様に、ビット線（Ｄ１、ＤＢ１、Ｄ２、ＤＢ２）間でチャージシェアが行なわれる。

本実施形態においては、選択されたメモリ回路（第１メモリ回路１１−１）においてデータの読み出しが行なわれている間に、非選択のメモリ回路（第２メモリ回路１１−２）のビット線対（Ｄ２−ＤＢ２）の電位（以下、ダミービット線レベルＤＢＬ）が、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の閾値電圧ＶＴＮになるように制御される。すなわち、ダミービット線レベルＤＢＬは、閾値電圧ＶＴＮである。これにより、既述の実施形態と同様の効果が得られる。

また、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の閾値電圧ＶＴＮは、温度に応じて依存する。すなわち、高温時には、閾値電圧ＶＴＮが低下し、ダミービット線レベルＤＢＬも低くなる。その結果、参照電位Ｖｒｅｆの高さを、温度に応じて適切に制御することができる。図１４は、電源電位ＶＤＤ、ダミービット線レベル（ＤＢＬ−１、ＤＢＬ−２）、及び参照電位（Ｖｒｅｆ−１、Ｖｒｅｆ−２）の関係を示すグラフである。尚、ダミービット線レベルＤＢＬ−１及び参照電位Ｖｒｅｆ−１は、それぞれ、高温時におけるダミービット線レベルＤＢＬ及び参照電位Ｖｒｅｆを示す。ダミービット線レベルＤＢＬ−２及び参照電位Ｖｒｅｆ−２は、それぞれ、低温時におけるダミービット線レベルＤＢＬ及び参照電位Ｖｒｅｆを示す。図１４に示されるように、高温時には、低温時よりも、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の閾値電圧ＶＴＮが低下する。その結果、高温時におけるダミービット線レベルＤＢＬ−１は、低温時におけるダミービット線レベルＤＢＬ−２よりも、低くなる。その結果、高温時における参照電位Ｖｒｅｆ−１も、低温時における参照電位Ｖｒｅｆ−２よりも、低くなる。既述のように、高温時には、メモリセルからのオフリークも増大する。そのため、高温時には、参照電位Ｖｒｅｆを低い値に設定することが望まれる。本実施形態によれば、ダミービット線レベルＤＢＬが、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の閾値電圧ＶＴＮになるように制御されるので、高温時には、参照電位Ｖｒｅｆを低い電位になるように制御することができ、セルホールド特性を改善することができる。

また、本実施形態によれば、第１の実施形態とは異なり、ダミービット線レベルＤＢＬを制御するために、参照電位制御回路２にダミービット線電位発生回路１３（図７参照）が設けられている必要がない。また、各メモリ回路１１に、ダミービット線レベル切替回路１７（図７参照）が設けられている必要がない。従って、第１の実施形態と比べて、回路構成を簡単にすることが可能である。

また、本実施形態では、第１メモリ回路１１−１及び第２メモリ回路１１−２の配置を工夫することにより、回路構成を更に簡単にすることができる。図１５は、第１メモリ回路１１−１及び第２メモリ回路１１−２の配置の一例を示す概略図である。図１５に示される例においては、第１メモリ回路１１−１と第２メモリ回路１１−２とが隣接して配置されている。そして、第１メモリ回路１１−１においては、セルプレート１５−１よりも第２メモリ回路１１−２側に、センスアンプエリア１４−５が配置されている。一方、第２メモリ回路１１−２においては、セルプレート１５−２よりも第１メモリ回路１１−１側に、センスアンプエリア１４−６が配置されている。すなわち、第１メモリ回路１１−１及び第２メモリ回路１１−２は、センスアンプエリア１４同士で隣接するように配置されている。

ここで、図１２にされるように、制御信号ＳＮ１及び制御信号ＳＮ２は、常に同じレベルの信号である。また、制御信号ＰＤＬ２及びＰＤＬ１も、同じレベルの信号である。従って、センスアンプエリア１４同士が隣接するように第１メモリ回路１１−１及び第２メモリ回路１１−２を配置すれば、共通の配線を介して、センスアンプエリア１４−５に制御信号ＳＮ１を供給し、センスアンプエリア１４−６に制御信号ＳＮ２を供給することができる。同様に、共通の配線を用いて、センスアンプエリア１４−５に制御信号ＰＤＬ１を供給し、センスアンプエリア１４−６に制御信号ＰＤＬ２を供給することができる。これより、制御信号に要する配線を少なくすることができ、回路構成を簡単にすることが可能である。

（第３の実施形態）
続いて、第３の実施形態について説明する。既述の実施形態においては、第１のメモリ回路１１−１のビット線対と、第２のメモリ回路１１−２のビット線対との間でチャージシェアを行うことにより、参照電位Ｖｒｅｆのレベルが決定される。これに対して、本実施形態においては、単一のメモリ回路において、参照電位Ｖｒｅｆのレベルが決定される。

図１６は、本実施形態に係る半導体記憶装置１におけるメモリ回路１１の構成を示す概略図である。本実施形態におけるメモリ回路１１は、第２の実施形態における各メモリ回路１１（１１−１、１１−２）と同様の構成を有している。すなわち、このメモリ回路１１は、複数のキャパシタ３、一対のビット線（Ｄ−ＤＢ）、セルプレート１５、及びセンスアンプエリア１４を有している。複数のキャパシタ３の各々は、アクセストランジスタ４を介して、ビット線対（Ｄ−ＤＢ）の一方に接続されている。また、アクセストランジスタ４は、対応するワード線が選択されたときにオンになる。一方、センスアンプエリア１４には、センスアンプ回路６、イコライザ回路１９、及びプリチャージ回路１６が設けられている。センスアンプ回路６は、制御信号ＳＰ及びＳＮによって制御される。イコライザ回路１９は、制御信号ＥＱによって制御され、ビット線対（Ｄ−ＤＢ）を短絡させる。プリチャージ回路１６は、制御信号ＰＤＬによって制御され、ビット線対（Ｄ−ＤＢ）を参照電位配線９に接続する。また、ビット線対（Ｄ−ＤＢ）は、スイッチ回路ＹＳＷを介して、データバス線２１に接続されている。

尚、制御信号ＳＰ、ＳＮ、ＰＤＬ、及びＥＱは、参照電位制御回路２によって供給される。

図１７は、半導体記憶装置１の動作方法を示すタイミングチャートである。図１７には、ビット線対（Ｄ−ＤＢ）の波形、及び、制御信号ＳＰ、ＳＮ、ＰＤＬ、及びＥＱの波形が示されている。図１７において、時刻ｔ１以前は、スタンバイ期間である。また、時刻ｔ１から時刻ｔ３までの期間は、読み出し期間（センス動作期間）である。時刻ｔ３から時刻ｔ４までの期間は、プリチャージ期間である。時刻ｔ４以降は、スタンバイ期間である。

時刻ｔ１以前においては、制御信号ＳＰとしてローレベルの信号が供給され、制御信号ＳＮ、ＰＤＬ，及びＥＱとしてそれぞれハイレベルの信号が供給される。このとき、ビット線対（Ｄ−ＤＢ）は、短絡されると共に、参照電位配線９に接続される。すなわち、ビット線対（Ｄ−ＤＢ）の電位は、参照電位Ｖｒｅｆになるように制御される。

時刻ｔ１において、ワード線ＷＬ１が選択され、制御信号ＰＤＬ及びＥＱがローレベルに変更される。制御信号ＰＤＬ及びＥＱがローレベルになることにより、ビット線対（Ｄ−ＤＢ）は、参照電位配線９から切り離される。また、ビット線対（Ｄ−ＤＢ）は、互いに遮断される。そして、ワード線ＷＬ１が選択されることにより、キャパシタ３がビット線Ｄに接続される。キャパシタ３にハイレベルのデータが格納されている場合には、ビット線Ｄの電位が参照電位Ｖｒｅｆから僅かに上昇する。

その後、時刻ｔ２において、制御信号ＳＰがハイレベルに切り替えられ、制御信号ＳＮがローレベルに切り替えられる。これにより、センスアンプ回路６が動作し、ビット線対（Ｄ−ＤＢ）に生じた電位差が増幅される。すなわち、ビット線Ｄの電位が電源電位ＶＤＤにまで引き上げられ、ビット線ＤＢの電位が接地電位ＧＮＤにまで引き下げられる。

その後、時刻ｔ３において、ワード線ＷＬ１の電位が接地電位に引き下げられ、制御信号ＳＰがローレベルに切り替えられ、制御信号ＥＱがハイレベルに切り替えられる。これにより、第２の実施形態と同様に、センスアンプ回路６では、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が、ビット線対（Ｄ−ＤＢ）と接地電位ＧＮＤとの間にダイオード接続されることになる。その結果、ビット線対（Ｄ−ＤＢ）の電位は、一旦１／２ＶＤＤに近づいた後、ＮＭＯＳトランジスタＴ３及びＴ４の閾値電圧ＶＴＮに向かって降下する。

その後、時刻ｔ４において、制御信号ＳＮ及びＰＤＬがハイレベルに切り替えられる。これにより、ビット線対（Ｄ−ＤＢ）が参照電位配線９に接続され、ビット線対（Ｄ−ＤＢ）の電位が参照電位Ｖｒｅｆに固定される。ここで、プリチャージ期間（時刻ｔ３からｔ４までの期間）が長く設定された場合には、参照電位Ｖｒｅｆが低くなり（閾値電圧ＶＴＮに近くなり）、プリチャージ期間が短く設定された場合には、参照電位Ｖｒｅｆが高くなる。従って、参照電位制御回路２に遅延回路などを設け、プリチャージ期間の長さを制御することにより、参照電位Ｖｒｅｆの高さを適切な高さに設定することができる。参照電位制御回路２から供給される参照電位Ｖｒｅｆの設定も同様に調整すればよい。

本実施形態によれば、センス動作期間の後に、プリチャージ期間を設けなければならないが、参照電位制御回路２に、ダミービット線電位発生回路１３（図７参照）を設けることなく、参照電位Ｖｒｅｆを適切な高さに設定することが可能である。従って、電源電位ＶＤＤが変動した場合であっても、読み出しマージンの悪化を防止できる。

また、参照電位Ｖｒｅｆの高さが閾値電圧ＶＴＮになるように制御される場合には、参照電位Ｖｒｅｆを参照電位配線９に供給する参照電位生成回路１２として、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）と同一のサイズのＮＭＯＳトランジスタが用いられることが好ましい。このようなＭＭＯＳトランジスタを用いることにより、参照電位配線９に供給される参照電位Ｖｒｅｆの高さを、ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の閾値電圧ＶＴＮに正確に一致させることができる。

以上、本発明について、第１乃至第３の実施形態を用いて説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で組み合わせて用いることも可能である。

１ 半導体記憶装置
２ 参照電位制御回路
３ キャパシタ
４ アクセストランジスタ
５ ワード線ドライバ
６ センスアンプ回路
７ データバス
９ 参照電位配線
１０ ワードドライバ
１１（１１−１〜１１−２） メモリ回路
１２ 参照電位生成回路
１３ ダミービット線電位発生回路
１４（１４−１〜１４−６） センスアンプエリア
１５（１５−１、１５−２） セルプレート
１６（１６−１〜１６−４） プリチャージ回路
１７（１７−１、１７−２） ダミービット線レベル切替回路
１８（１８−１〜１８−４） メモリセル
１９ イコライザ回路
２０ データバス線スイッチ
２１ データバス線
１００ 半導体記憶装置
１０１ メモリ回路
１０１−１ 第１メモリ回路
１０１−２ 第２メモリ回路
１０２ 参照電位回路
１０３（１０３−１〜１０３−４） センスアンプ回路
１０４（１０４−１〜１０４−４） プリチャージ回路
１０５（１０５−１、１０５−２） プルダウン回路
１０６（１０６−１〜１０６−４） メモリセル
１０７ ビット線間寄生容量
１０８ 参照電位配線
Ｔ１、Ｔ２ ＰＭＯＳトランジスタ
Ｔ３、Ｔ４ ＮＭＯＳトランジスタ

Claims (10)

1. 参照電位を生成する参照電位生成回路を含む参照電位制御回路と、
   第１のワード線に接続された第１のメモリセルと、
   前記第１のメモリセルに記憶されたデータが読み出される第１のビット線対と、
   前記参照電位生成回路と前記第１のビット線対を接続し、前記第１のビット線対を参照電位にプリチャージする第１のプリチャージ回路と、
   前記第１のビット線対をイコライズする第１のイコライズ回路と、
   前記第１のビット線対に接続され、活性化時に前記第1のビット線対の電位差を増幅する第１のセンスアンプ回路と、
   を有する第１のメモリ回路と、
   第２のワード線に接続された第２のメモリセルと、
   前記第２のメモリセルに記憶されたデータが読み出される第２のビット線対と、
   前記参照電位生成回路と前記第２のビット線対を接続し、前記第２のビット線対を参照電位にプリチャージする第２のプリチャージ回路と、
   前記第２のビット線対をイコライズする第２のイコライズ回路と、
   前記第２のビット線対に接続され、活性化時に前記第２のビット線対の電位差を増幅する第２のセンスアンプ回路と、
   を有する第２のメモリ回路と、
   を備え、
   前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択されたときの読み出し・書き込み動作期間において、前記第２のビット線対を接地電圧より大きく１／２×ＶＤＤより小さいダミービット線電位とし、
   前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１および第２のプリチャージ回路によって前記第１および第２のビット線対を前記参照電位生成回路に接続する
   半導体記憶装置。
2. 前記ダミービット線電位を生成するダミービット線電位発生回路をさらに有し、
   前記ダミービット線電位発生回路は、電源電圧に応じて変化する前記ダミービット線電位を生成する
   請求項１記載の半導体記憶装置。
3. 前記第２のセンスアンプ回路は、ソースに第１のセンスアンプ制御信号が供給された第１および第２のＰＭＯＳと、ソースに第２のセンスアンプ制御信号が供給され前記第１及び第２のＰＭＯＳにそれぞれ接続された第１および第２のＮＭＯＳとを備え、
   前記読み出し書き込み動作期間において、前記ダミービット線電位は、前記第２のセンスアンプ回路の前記第１のセンスアンプ制御信号を非活性状態に、前記第２のセンスアンプ制御信号を活性状態とすると共に、前記第２のイコライズ回路を活性化することで前記第２のビット線対に供給されることを特徴とする
   請求項１記載の半導体記憶装置。
4. 請求項２に記載された半導体記憶装置であって、
   前記ダミービット線電位発生回路は、前記ＶＤＤが低いときに前記ダミービット線電位が高くなり、前記ＶＤＤが高いときに前記ダミービット線電位が低くなるように、前記ダミービット線電位の高さを決定する
   半導体記憶装置。
5. 請求項２又は４に記載された半導体記憶装置であって、
   前記ダミービット線電位発生回路は、高温時に前記参照電位Ｖｒｅｆが低くなり、低温時に前記参照電位Ｖｒｅｆが高くなるように、前記ダミービット線電位の高さを決定する
   半導体記憶装置。
6. 参照電位を生成する参照電位生成回路を含む参照電位制御回路と、
   第１のワード線に接続された第１のメモリセルと、
   前記第１のメモリセルに記憶されたデータが読み出される第１のビット線対と、
   前記参照電位生成回路と前記第１のビット線対を接続し、前記第１のビット線対を参照電位にプリチャージする第１のプリチャージ回路と、
   前記第１のビット線対をイコライズする第１のイコライズ回路と、
   前記第１のビット線対に接続され、活性化時に前記第1のビット線対の電位差を増幅する第１のセンスアンプ回路と、
   を有する第１のメモリ回路と、
   第２のワード線に接続された第２のメモリセルと、
   前記第２のメモリセルに記憶されたデータが読み出される第２のビット線対と、
   前記参照電位生成回路と前記第２のビット線対を接続し、前記第２のビット線対を参照電位にプリチャージする第２のプリチャージ回路と、
   前記第２のビット線対をイコライズする第２のイコライズ回路と、
   前記第２のビット線対に接続され、活性化時に前記第２のビット線対の電位差を増幅する第２のセンスアンプ回路と、
   を有する第２のメモリ回路と、
   を備える半導体記憶装置の動作方法であって、
   前記第１のメモリ回路が選択され、前記第２のメモリ回路が非選択されたときの読み出し・書き込み動作期間において、前記第２のビット線対を接地電圧より大きく１／２×ＶＤＤより小さいダミービット線電位になるように制御するステップと、
   前記読み出し・書き込み動作期間後のプリチャージ期間に、前記第１および第２のプリチャージ回路によって前記第１および第２のビット線対を前記参照電位生成回路に接続するステップと、
   を備える
   半導体記憶装置の動作方法。
7. 請求項６に記載された半導体記憶装置の動作方法であって、
   更に、
   前記ダミービット線電位を生成するステップ、
   を備え、
   前記ダミービット線電位を生成するステップは、電源電圧に応じて変化する前記ダミービット線電位を生成するステップを含む
   半導体記憶装置の動作方法。
8. 請求項６に記載された半導体記憶装置の動作方法であって、
   前記第２のセンスアンプ回路は、ソースに第１のセンスアンプ制御信号が供給された第１および第２のＰＭＯＳと、ソースに第２のセンスアンプ制御信号が供給され前記第１及び第２のＰＭＯＳにそれぞれ接続された第１および第２のＮＭＯＳとを備え、
   前記ダミービット線電位になるように制御するステップは、前記読み出し書き込み動作期間において、前記第２のセンスアンプ回路の前記第１のセンスアンプ制御信号を非活性状態に、前記第２のセンスアンプ制御信号を活性状態とすると共に、前記第２のイコライズ回路を活性化することで、前記第２のビット線対を前記ダミービット線電位になるように制御するステップを含んでいる
   半導体記憶装置の動作方法。
9. 請求項８に記載された半導体記憶装置の動作方法であって、
   前記ダミービット線電位を生成するステップは、前記電源電位ＶＤＤが低いときに前記ダミービット線電位が高くなり、前記電源電位ＶＤＤが高いときに前記ダミービット線電位が低くなるように、前記ダミービット線電位の高さを決定するステップを含んでいる
   半導体記憶装置の動作方法。
10. 請求項８又は９に記載された半導体記憶装置の動作方法であって、
    前記ダミービット線電位を生成するステップは、高温時に前記参照電位が低くなり、低温時に前記参照電位が高くなるように、前記ダミービット線電位の高さを決定するステップを含んでいる
    半導体記憶装置の動作方法。

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