JPH0992793A

JPH0992793A - 半導体集積回路装置のデータ処理方法および半導体集積回路装置

Info

Publication number: JPH0992793A
Application number: JP7242774A
Authority: JP
Inventors: Makoto Ogasawara; 誠小笠原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-21
Filing date: 1995-09-21
Publication date: 1997-04-04

Abstract

(57)【要約】【課題】ＤＲＡＭのメモリセルの情報保持時間を長
くする。【解決手段】半導体チップ１に形成されたＤＲＡＭの
メモリセルにおける情報読み出しに際して、データ線Ｄ
Ｌに印加するプリチャージ電圧を０＜プリチャージ電圧
＜電源電圧（ＶDD）／２とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のデータ処理方法および半導体集積回路装置技術に関
し、特に、ＤＲＡＭ（Dynamic Random Access Memory）
のデータ読み出し処理方式およびＤＲＡＭを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】この種の技術については、例えば株式会
社培風館、１９９４年１１月５日発行、「超ＬＳＩメモ
リ」Ｐ８５〜Ｐ８７に記載があり、ここには、例えば以
下のような１トランジスタ形のメモリセルの読み出し動
作について説明されている。

【０００３】まず、メモリセルの読み出しに先立ってプ
リチャージ動作を行う。これは、データ線の電位を所定
の電圧（プリチャージ電圧）値に初期設定する動作であ
り、このプリチャージ電圧は、メモリセルのキャパシタ
に書き込もうとする高い電圧（ＶDD）と低い電圧（０）
との中間値に設定する方式、すなわち、ＶDD／２プリチ
ャージ方式が一般的である。このプリチャージ動作は、
プリチャージクロックでオンすることにより行われ、プ
リチャージ電圧は、クロックがオフになるとデータ線寄
生容量にフローティング状態で保持される。

【０００４】続いて、読み出し動作を行う。すなわち、
選択したいメモリセルのトランスファＭＯＳ・ＦＥＴの
ゲート電極が接続されたワード線に選択のためのパルス
電圧を印加する。すると、選択されたメモリセルのキャ
パシタの情報電圧に応じた信号電圧がプリチャージ電圧
に重畳され正負の形でデータ線に現れる。

【０００５】この信号電圧は、データ線上のセンスアン
プで検出され増幅される。このアンプは、プリチャージ
電圧（ＶDD／２）を参照電圧として動作する。すなわ
ち、検出された信号電圧がプリチャージ電圧（ＶDD／
２）よりも高ければ“Ｈｉｇｈ（以下、Ｈと略す）”の
情報、低ければ“Ｌｏｗ（以下、Ｌと略す）”の情報と
判断する。この情報に対応した増幅電圧を列選択スイッ
チを列選択信号でオンにして外部に出力することによっ
て読み出しを完了する。

【０００６】この際、選択ワード線上の全ての非選択メ
モリセルの情報もそれぞれのデータ線に読み出され、そ
れぞれのアンプで増幅されている。そして、ワードパル
スが印加されると、そのワード線上の全てのメモリセル
の情報が破壊されてしまう。メモリセルのキャパシタの
容量がデータ線寄生容量に比べて小さいため、ＶD また
は０であったセル蓄積ノードは、その情報電圧とは無関
係なプリチャージ電圧に充電されてしまうからである。
すなわち、情報が破壊されたのと等しい。

【０００７】そこで、全てのデータ線にセンスアンプを
設け、これらのセンスアンプで同時に信号電圧をＶDDま
たは０に増幅し、それぞれのメモリセルに再書き込みし
なければならない。従って、読み出し動作時には、選択
ワード線上の全てのメモリセルに対して微小信号の読み
出し、増幅および再書き込みといった一連の動作が並列
に行われ、その中の選択したいメモリセルに対応したデ
ータ線の情報だけが読み出し情報として外部に取り出さ
れる。

【０００８】

【発明が解決しようとする課題】しかし、上記したよう
に読み出し時におけるデータ線をＶDD／２にプリチャー
ジする方式においては、以下のような問題があることを
本発明者は見出した。

【０００９】すなわち、メモリセル領域内に著しく情報
保持時間の短いビットが生じるので、その情報保持時間
の短いビットに合わせて、情報が損なわれないようにリ
フレッシュ時間を短くしなければならず、半導体集積回
路装置の低消費電力化を阻害するという問題である。

【００１０】これは、上記技術の場合、読み出しに際し
て参照電圧（メモリセルのキャパシタにおける電圧の高
低を判断するための基準電圧）となるプリチャージ電圧
を、そのキャパシタに書き込もうとする高い電圧と低い
電圧との中間値としているが、本発明者の検討した結果
によれば、“Ｈ”情報が記憶されたメモリセル側のリー
ク電流の方が、“Ｌ”情報が記憶されたメモリセル側の
リーク電流よりも大きいため、判断基準を“Ｈ”および
“Ｌ”の電位の中間値としたのでは“Ｈ”側のメモリセ
ルの情報保持時間の方が“Ｌ”側のメモリセルの情報保
持時間よりも著しく短くなることに起因している。

【００１１】このような対策として本発明者の検討によ
れば、半導体結晶表面の品質を上げたり、ダメージの少
ないプロセスを採用したりする等、主としてプロセスに
よる対策によってリーク電流が少なくなるようにしてい
るが、素子や配線の微細化等に伴いプロセスだけでは充
分な対応がとれない場合が生じることが考えられ、消費
電力の少ないデバイスの開発が要求される中にあって如
何にしてＤＲＡＭのメモリセルにおける情報保持時間を
長くするかが重要な課題となっている。

【００１２】本発明の目的は、ＤＲＡＭを有する半導体
集積回路装置のメモリセルにおける情報保持時間を長く
することのできる技術を提供することにある。

【００１３】本発明の他の目的は、ＤＲＡＭを有する半
導体集積回路装置の消費電力を低減することのできる技
術を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】本発明の半導体集積回路装置のデータ処理
方法は、ＤＲＡＭを備える半導体集積回路装置のデータ
処理に際して、データ線に印加するプリチャージ電圧を
電源電圧以外で、かつ、電源電圧の半分以外の電圧値に
設定するものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００１８】図１は本発明の一実施の形態である半導体
集積回路装置の要部における回路図、図２は半導体チッ
プ内に配置された回路ブロックの説明図、図３は“Ｈ”
情報を書き込んだキャパシタの電圧変化の説明図、図４
は“Ｌ”情報を書き込んだキャパシタの電圧変化の説明
図、図５は半導体集積回路装置のメモリセル領域の要部
断面図、図６は半導体集積回路装置の周辺回路領域の要
部断面図、図７（ａ）は半導体集積回路装置のデータ処
理時における“Ｈ”側の信号の波形図、図７（ｂ）は
“Ｌ”側の信号の波形図、図８はプリチャージ回路を制
御する制御信号の波形図である。

【００１９】本実施の形態の半導体集積回路装置は、例
えば６４ＭビットＤＲＡＭである。ただし、ワードビッ
ト構成はこれに限定されるものではなく種々変更可能で
ある。このＤＲＡＭが形成された半導体チップ内におけ
る主な回路ブロックを図２に示す。

【００２０】半導体チップ１に配置されたメモリセル領
域Ｍには、複数個のメモリセルＭＣが図２の縦横方向に
敷き詰められている。このメモリセルＭＣは、“Ｈ”レ
ベルまたは“Ｌ”レベルの２値データのうち、いずれか
一方を記憶するメモリの最小単位であり、データ線ＤＬ
と、これに直交するワード線ＷＬとの交点近傍に配置さ
れている。

【００２１】このデータ線ＤＬは、図２の横方向にｍ列
配置されており、個々のデータ線ＤＬには、ｎ個のメモ
リセルＭＣが電気的に接続されている。そして、このデ
ータ線ＤＬは、図２の縦方向に延在され、センスアンプ
回路ＳＡを介してカラムデコーダ回路ＣＤおよびカラム
ドライバ回路ＣＤＶと電気的に接続されている。

【００２２】センスアンプ回路ＳＡは、データ線ＤＬに
伝送された微小電圧（または電流）を検知して増幅する
回路であり、Ｉ／Ｏセレクタ回路ＳＥを介してデータ出
力バッファ回路ＤOBおよびデータ入力バッファ回路ＤIB
と電気的に接続されている。

【００２３】Ｉ／Ｏセレクタ回路ＳＥは、データの入力
と出力とを切り換える回路である。

【００２４】データ出力バッファ回路ＤOBは、センスア
ンプ回路ＳＡで検出され読み出されたメモリセルの信号
を途中の配線経路で減衰させずに外部装置に伝送できる
ように増幅するための回路であり、出力端子Ｄout と電
気的に接続されている。また、データ入力バッファ回路
ＤIBは、外部から伝送された書き込みデータの入力信号
を内部回路に合った電位に設定するための回路であり、
入力端子Ｄinと電気的に接続されている。

【００２５】また、カラムデコーダ回路ＣＤは、カラム
アドレスバッファ回路ＣＢからの信号を受けて所定の１
本の列選択配線を選択する回路である。カラムアドレス
バッファ回路ＣＢは、複数個のアドレス信号端子Ａｉか
ら入力された信号を内部回路に合った電位に設定するた
めの回路である。さらに、カラムドライバ回路ＣＤＶ
は、カラムデコーダ回路ＣＤからの信号により所定の１
本の列選択配線に選択パルス電圧を供給する回路であ
る。

【００２６】一方、ワード線ＷＬは、図２の縦方向にｎ
行配置されており、個々のワード線ＷＬには、ｍ個のメ
モリセルＭＣが電気的に接続されている。そして、この
ワード線ＷＬは、図２の横方向に延在され、ロウデコー
ダ回路ＲＤおよびロウドライバ回路ＲＤＶと電気的に接
続されている。

【００２７】ロウデコーダ回路ＲＤは、ロウアドレスバ
ッファ回路ＲＢからの信号を受けて所定の１本のワード
線ＷＬを選択する回路である。カラムアドレスバッファ
回路ＣＢは、複数個のアドレス信号端子Ａｉから入力さ
れた信号を内部回路に合った電位に設定するための回路
である。さらに、ロウドライバ回路ＲＤＶは、ロウデコ
ーダ回路ＲＤからの信号により所定の１本のワード線Ｗ
Ｌに選択パルス電圧を供給する回路である。

【００２８】なお、図２中のＲＡＳはロウアドレススト
ローブ端子、ＣＡＳはカラムアドレスストローブ端子、
ＷＥはライトイネーブル端子、ＶDD1 は電源電圧端子、
ＶSS1 は接地電圧端子である。このようなＤＲＡＭの電
源電圧は、例えば3.３Ｖ程度、接地電圧は、例えば０Ｖ
程度である。

【００２９】次に、半導体集積回路装置の要部回路図を
図１に示す。センスアンプ回路ＳＡは、例えばＣＭＯＳ
（Complimentary MOS)センスアンプが使用されている。
すなわち、このセンスアンプ回路ＳＡは、ｎチャネル形
のＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）ＱANと
ｐチャネル形のＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳと
いう）ＱAPとからなり、図１の上下に隣り合う２本のデ
ータ線ＤＬ（ＤＬ0,ＤＬ1,ＤＬ2,ＤＬ3 、・・・ＤＬn-
2,ＤＬn-1)間に電気的に接続されている。このｎＭＯＳ
ＱANおよびｐＭＯＳAPは互いに対称的な動作をするよう
になっている。

【００３０】列選択回路ＹＳは、カラムデコーダ回路Ｃ
Ｄから列選択配線ＹＬに伝送された信号およびＩ／Ｏセ
レクタ回路ＳＥ（図２参照）から信号配線Ｉ／Ｏに伝送
された信号に基づいて所定のデータ線ＤＬを選択する回
路であり、２個のｎＭＯＳＱY1, ＱY2が互いのゲート電
極を接続した状態で図１の上下に隣り合う２本のデータ
線ＤＬ間に電気的に接続されている。

【００３１】データ線分離スイッチ回路ＤＳ1,ＤＳ2
は、図１の左右のデータ線ＤＬを分離し、その左右のい
ずれか一方のメモリセル領域Ｍを選択するための回路で
あり、それを構成する分離用のｎＭＯＳＱDS1,ＱDS2 の
ゲート電圧は、信号配線ISO1,ISO2 に伝送される信号に
よって、非選択時にはＶSS（０Ｖ）、選択時には昇圧電
圧ＶDH（ＶDD+ しきい電圧（ＶTH）以上）に設定される
ようになっている。

【００３２】プリチャージ回路ＰＲは、ＤＲＡＭのデー
タ読み出し等のようなデータ処理に際して、データ線Ｄ
Ｌにプリチャージ電圧を印加するための回路であり、充
電用のｎＭＯＳＱPR1 〜ＱPR4 と、スイッチ用のｎＭＯ
Ｓ（スイッチ回路）ＱPS1,ＱPS2 とを有している。

【００３３】ｎＭＯＳ（電源電圧充電回路）ＱPR1 は、
データ線ＤＬを電源電圧ＶDDに充電するための回路部で
ある。また、ｎＭＯＳ（接地電圧充電回路）ＱPR2 〜Ｑ
PR4は、データ線ＤＬを接地電圧ＶSSに充電するための
回路部である。さらに、ｎＭＯＳＱPS1,ＱPS2 は、１つ
のデータ線ＤＬに印加される電圧を電源電圧からそれよ
りも低い電圧値に降圧するための回路部である。そし
て、これら回路部によって１つのデータ線ＤＬとｎ−1
本のデータ線ＤＬとを接続し、プリチャージ電圧をＶDD
／ｎに設定することが可能となっている。

【００３４】このｎＭＯＳＱPR1 〜ＱPR4 およびｎＭＯ
ＳＱPS1,ＱPS2 は、信号配線ＰＲＬ1,ＰＲＬ2 を介して
制御回路ＰＲＳに電気的に接続されており、これによっ
て動作が制御されている。制御回路ＰＲＳでは、ロウア
ドレスストローブ信号（ワード線ＷＬ選択時のクロック
信号）に同期して信号配線ＰＲＬ1,ＰＲＬ2 に所定の信
号を伝送してｎＭＯＳＱPR1 〜ＱPR4 およびｎＭＯＳＱ
PS1,ＱPS2 を動作させるようになっている。

【００３５】ところで、本実施の形態では、そのプリチ
ャージ電圧をＶP で表すとすると、を、例えば０＜ＶP
＜ＶDD／２に設定できるようになっている。ＶDDは電源
電圧を意味する。これにより、本実施の形態では、プリ
チャージ電圧ＶP の電位をＶDD／２よりも下げた分、
“Ｈ”情報の書き込まれたメモリセルＭＣの“Ｈ”電位
と参照電位との差を大きくとることができ、そのメモリ
セルＭＣの電荷量を見かけ上増やすことができるので、
たとえ“Ｈ”情報の書き込まれたメモリセルＭＣ側での
リーク電流が大きくても、そのメモリセルＭＣの情報保
持時間を長くすることが可能となっている。

【００３６】ここで、プリチャージ電圧を０＜ＶP ＜Ｖ
DD／２とした場合におけるメモリセルＭＣ（図２参照）
のキャパシタの電圧変化を図３および図４に示す。な
お、図３は“Ｈ”情報が書き込まれたキャパシタの電圧
変化を示し、図４は“Ｌ”情報が書き込まれたキャパシ
タの電圧変化を示している。そして、図３および図４に
おいて電位ＶDL,oがプリチャージ電圧に等しいとする。

【００３７】本実施の形態では、図３に示すように、プ
リチャージ電圧ＶP を０＜ＶP ＜ＶD ／２としているの
で、基準電位をＶDD／２にする場合に比べて“Ｈ”の電
位（＝ＶDD）と基準の電位ＶDL,oとの差が大きくなり、
“Ｈ”側における信号電荷量が見かけ上増えることが判
る。

【００３８】ただし、図４に示すように、“Ｌ”側で
は、基準電位をＶDD／２にする場合に比べて“Ｌ”の電
位（＝０）と基準の電位ＶDL,oとの差が小さくなり、信
号電荷量が減るが、“Ｌ”側ではリーク電流が少ないの
で考慮することもない。

【００３９】ここで、メモリセルＭＣ（図２参照）にお
ける“Ｈ”側の情報保持時間ｔref,H および“Ｌ”側の
情報保持時間ｔref,L は、メモリセルＭＣ（図２参照）
のデータ蓄積電極の電圧がリーク電流（ＩH,ＩL)により
情報書き込み直後の電圧（ＶDDまたは０）から参照電圧
（ＶDL,0、すなわち、プリチャージ電圧）になるまでの
時間である。

【００４０】したがって、リーク電流の電圧依存性を考
慮しない場合は、“Ｈ”および“Ｌ”の各々の情報保持
時間ｔref,H およびｔref,L(絶対値）を、次のように表
すことができる。

【００４１】すなわち、ｔref,H= (Ｑ（ＶDD）−Ｑ（Ｖ
DL,0))／ＩH であり、ｔref,L=（Ｑ（0)−Ｑ（ＶDL,0))
／ＩL である。ここで、ＱはメモリセルＭＣ（図２参
照）のキャパシタに蓄えられる電荷量であり、ゲート電
圧をＶg 、蓄積ノードの電圧をＶs とすると、Ｑ＝Ｃs
(Ｖs −Vg）であるから、情報保持時間ｔref,H および
ｔref,L は、次のように表すことができる。なお、Ｃs
はキャパシタの容量を示している。

【００４２】すなわち、ｔref,H=（Ｃs(ＶDD−ＶDL,0))
／ＩH であり、ｔref,L=（Ｃs ×ＶDL,0）／ＩL であ
る。この式の分子が信号電荷量であり、分母がリーク電
流である。この式から、参照電圧（＝プリチャージ電
圧）を０＜ＶDL,0＜ＶDD／２とすることにより、“Ｈ”
側の情報保持時間が長くなることが判る。

【００４３】次に、半導体集積回路装置のメモリセル領
域および周辺回路領域の要部断面図を図５および図６に
示す。

【００４４】半導体チップ１を構成する半導体基板２ｓ
は、例えばｐ^-形のシリコン（Ｓｉ）単結晶からなり、
その上部には、例えば二酸化シリコン（ＳｉＯ₂)からな
る素子分離用のフィールド絶縁膜３が形成されている。

【００４５】メモリセル領域Ｍにおける半導体基板２ｓ
の上部には、ｐウエルＰＷ1 が形成されている。このｐ
ウエルＰＷ1 には、例えばｐ形不純物のホウ素が導入さ
れている。そして、このｐウエルＰＷ1 上には、上記し
たメモリセルＭＣが形成されている。このメモリセルＭ
Ｃは、１つのトランスファＭＯＳ・ＦＥＴ（以下、トラ
ンスファＭＯＳという）４と１つのキャパシタ５とから
構成されている。

【００４６】トランスファＭＯＳ４は、半導体基板２ｓ
の上部に互いに離間して形成された一対の半導体領域４
ａ, ４ｂと、半導体基板２ｓ上に形成されたゲート絶縁
膜４ｃと、ゲート絶縁膜４ｃ上に形成されたゲート電極
４ｄとを有している。

【００４７】半導体領域４ａ, ４ｂは、トランスファＭ
ＯＳ４のソース・ドレイン領域を形成するための領域で
あり、この半導体領域４ａ, ４ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域４ａ, ４ｂの間にトランスファＭＯＳ４
のチャネル領域が形成されている。

【００４８】ゲート絶縁膜４ｃは、例えばＳｉＯ₂から
なる。また、ゲート電極４ｄは、例えば低抵抗ポリシリ
コンからなる。ただし、ゲート電極４ｄは、低抵抗ポリ
シリコンの単体膜で形成されることに限定されるもので
はなく、例えば低抵抗ポリシリコン膜上にシリサイド膜
を堆積した積層膜で形成しても良い。このゲート電極４
ｄは、上記したワード線ＷＬの一部でもある。なお、ゲ
ート電極４ｄの上面および側面は、例えばＳｉＯ₂から
なるキャップ絶縁膜６ａおよびサイドウォール６ｂによ
って被覆されている。このようなトランスファＭＯＳ４
は、層間絶縁膜７ａによって被覆されている。この層間
絶縁膜７ａは、例えばＳｉＯ₂からなる。

【００４９】キャパシタ５は、例えば積層キャパシタが
採用されており、下部電極５ａと、上部電極５ｂと、そ
れらの間に挟まれたキャパシタ絶縁膜５ｃとから構成さ
れている。

【００５０】下部電極５ａは、例えば低抵抗ポリシリコ
ンからなり、層間絶縁膜７ａに穿孔された接続孔８ａを
通じてトランスファＭＯＳ４の一方の半導体領域４ａと
電気的に接続されている。また、上部電極５ｂは、例え
ばタングステン等のような金属膜からなり、所定の配線
と電気的に接続されている。さらに、キャパシタ絶縁膜
５ｃは、例えば酸化タンタル（Ｔａ₂Ｏ₅)等のような比
較的誘電率の高い絶縁膜からなり、その厚さは、例えば
３nm程度である。

【００５１】一方、周辺回路領域Ｐにおける半導体基板
２ｓの上部には、ｐウエルＰＷ2 およびｎウエルＮＷ1
が形成されている。このｐウエルＰＷ2 には、例えばｐ
形不純物のホウ素が導入されている。また、ｎウエルＮ
Ｗ1 には、例えばｎ形不純物のリンまたはＡｓが導入さ
れている。そして、このｐウエルＰＷ2 上およびｎウエ
ルＮＷ1 上には、例えばｎＭＯＳＱｎおよびｐＭＯＳＱ
ｐが形成されている。

【００５２】これらのｎＭＯＳＱｎおよびｐＭＯＳＱｐ
によって、センスアンプ回路ＳＡ、カラムデコーダ回路
ＣＤ、カラムドライバ回路ＣＤＶ、ロウデコーダ回路Ｒ
Ｄ、ロウドライバ回路ＲＤＶ、Ｉ／ＯセレクタＳＥ回
路、データ入力バッファ回路ＤIB、データ出力バッファ
回路ＤOBおよび電源回路等のような周辺回路が形成され
ている。

【００５３】ｎＭＯＳＱｎは、ｐウエルＰＷ2 の上部に
互いに離間して形成された一対の半導体領域９ａ, ９ｂ
と、半導体基板２ｓ上に形成されたゲート絶縁膜９ｃ
と、ゲート絶縁膜９ｃ上に形成されたゲート電極９ｄと
を有している。

【００５４】半導体領域９ａ, ９ｂは、ｎＭＯＳＱｎの
ソース・ドレイン領域を形成するための領域であり、こ
の半導体領域９ａ, ９ｂには、例えばｎ形不純物のリン
またはＡｓが導入されている。なお、この半導体領域９
ａ, ９ｂの間にｎＭＯＳＱｎのチャネル領域が形成され
ている。

【００５５】ゲート絶縁膜９ｃは、例えばＳｉＯ₂から
なる。また、ゲート電極９ｄは、例えば低抵抗ポリシリ
コンからなる。ただし、ゲート電極９ｄは、低抵抗ポリ
シリコンの単体膜で形成されることに限定されるもので
はなく、例えば低抵抗ポリシリコン膜上にシリサイド膜
を堆積した積層膜で形成しても良い。

【００５６】なお、ゲート電極９ｄの上面および側面に
は、キャップ絶縁膜６ａおよびサイドウォール６ｂが形
成されている。これらは、共に、例えばＳｉＯ₂からな
る。

【００５７】ｐＭＯＳＱｐは、ｎウエルＮＷ1 の上部に
互いに離間して形成された一対の半導体領域１０ａ, １
０ｂと、半導体基板２ｓ上に形成されたゲート絶縁膜１
０ｃと、ゲート絶縁膜１０ｃ上に形成されたゲート電極
１０ｄとを有している。

【００５８】半導体領域１０ａ, １０ｂは、ｐＭＯＳＱ
ｐのソース・ドレイン領域を形成するための領域であ
り、この半導体領域１０ａ, １０ｂには、例えばｐ形不
純物のホウ素が導入されている。なお、この半導体領域
１０ａ, １０ｂの間にｐＭＯＳＱｐのチャネル領域が形
成されている。

【００５９】ゲート絶縁膜１０ｃは、例えばＳｉＯ₂か
らなる。また、ゲート電極１０ｄは、例えば低抵抗ポリ
シリコンからなる。ただし、ゲート電極１０ｄは、低抵
抗ポリシリコンの単体膜で形成されることに限定される
ものではなく、例えば低抵抗ポリシリコン膜上にシリサ
イド膜を堆積した積層膜で形成しても良い。

【００６０】なお、ゲート電極１０ｄの上面および側面
には、キャップ絶縁膜６ａおよびサイドウォール６ｂが
形成されている。これらは、共に、例えばＳｉＯ₂から
なる。

【００６１】このような半導体基板２ｓ上には、例えば
ＳｉＯ₂からなる層間絶縁膜７ｂ〜７ｄが堆積されてお
り、これによって、上記したメモリセルＭＣ、ｎＭＯＳ
ＱｎおよびｐＭＯＳＱｐが被覆されている。層間絶縁膜
７ｂ, ７ｃは、例えばＳｉＯ₂からなり、層間絶縁膜７
ｄは、例えばＢＰＳＧ（Boro Phospho Silicate Glass)
からなる。

【００６２】メモリセル領域Ｍおよび周辺回路領域Ｐに
おいて、層間絶縁膜７ｄの上面には、例えばアルミニウ
ム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる第１層配線
１１ａ, １１ｂが形成されている。

【００６３】メモリセル領域Ｍにおける第１層配線１１
ａは、上記したデータ線ＤＬであり、層間絶縁膜７ａ〜
７ｄに穿孔された接続孔８ｂ内の導体膜１１ａ1 を通じ
てトランスファＭＯＳ４の半導体領域４ｂと電気的に接
続されている。なお、導体膜１１ａ1 は、例えばタング
ステン等からなる。

【００６４】また、周辺回路領域Ｐにおける第１層配線
１１ｂは、層間絶縁膜７ｂ〜７ｄに穿孔された接続孔８
ｃ内の導体膜１１ｂ1 を通じてｎＭＯＳＱｎおよびｐＭ
ＯＳＱｐの半導体領域９ａ, １０ａと電気的に接続され
ている。なお、導体膜１１ｂ1 は、例えばタングステン
等からなる。

【００６５】このような第１層配線１１ａ, １１ｂは、
例えばＳｉＯ₂からなる層間絶縁膜７ｅによって被覆さ
れている。メモリセル領域Ｍおよび周辺回路領域Ｐにお
いて、その層間絶縁膜７ｅの上面には、例えばＡｌ−Ｓ
ｉ−Ｃｕ合金からなる第２層配線１２ａ, １２ｂが形成
されている。第２層配線１２ｂは、層間絶縁膜７ｅに穿
孔された接続孔８ｃを通じて第１層配線１１ｂと電気的
に接続されている。

【００６６】層間絶縁膜７ｅ上には、例えばＳｉＯ₂か
らなる層間絶縁膜７ｆが堆積されており、これによっ
て、第２層配線１２ａ, １２ｂが被覆されている。メモ
リセル領域Ｍおよび周辺回路領域Ｐにおいて、その層間
絶縁膜７ｆ上には、第３層配線１３ａ, １３ｂが形成さ
れている。

【００６７】この第３層配線１３ａ, １３ｂは、例えば
タングステンからなる導体膜１３ａ1,１３ｂ1 上に、Ａ
ｌ−Ｓｉ−Ｃｕ合金からなる導体膜１３ａ2,１３ｂ2 お
よびタングステンからなる導体膜１３ａ3,１３ｂ3 が堆
積されて形成されている。第３層配線１３ｂは、層間絶
縁膜７ｆに形成された接続孔８ｄを通じて第２層配線１
２ｂと電気的に接続されている。

【００６８】層間絶縁膜７ｆ上には、例えばＳｉＯ₂膜
またはＳｉＯ₂膜上に窒化シリコン膜を堆積してなる表
面保護膜１４が堆積されており、これによって第３層配
線１３ａ, １３ｂが被覆されている。

【００６９】次に、本実施の形態の半導体集積回路装置
の読み出し動作を図１、図２、図７および図８によって
説明する。なお、図７（ａ),（ｂ）は選択メモリセルＭ
Ｃおよび非選択メモリセルＭＣにおける読み出し動作時
の各信号波形を示している。この図７でＣｓはキャパシ
タ５の容量を示し、φA はセンスアンプ回路ＳＡにおけ
るクロック信号、φY0は列選択信号およびφP はプリチ
ャージクロック信号を示している。また、図８はデータ
読み出し時における信号配線ＰＲＬ1,ＰＲＬ2の信号波
形を示している。

【００７０】まず、メモリセルＭＣの情報の読み出し動
作に先立ってプリチャージ動作を行う。この動作は、デ
ータ線ＤＬの電位をプリチャージ電圧値に初期設定する
動作であり、プリチャージクロックでオンすることによ
り行われ、そのクロックがオフするとプリチャージ電圧
はデータ線寄生容量にフローティング状態で保持され
る。

【００７１】この際、本実施の形態では、プリチャージ
電圧ＶP を０＜ＶP ＜ＶDD／２に設定する。その方法と
しては、まず、ｎＭＯＳＱPR1,ＱPR2(図１参照）を制御
回路ＰＲＳからの信号によってオンすることにより、所
定一本のデータ線ＤＬ0 に電源電圧ＶDDを充電し、デー
タ線ＤＬ1 〜ＤＬn-1 に接地電圧ＶSSを充電する（図８
の期間Ｔ1)。

【００７２】続いて、ｎＭＯＳＱPS1,ＱPS2 を制御回路
ＰＲＳからの所定のタイミングの信号によって動作させ
ることにより、その所定一本のデータ線ＤＬと他のｎ−
１本のデータ線ＤＬとを短絡する（図８の期間Ｔ2)。こ
れにより、プリチャージ電圧ＶP をＶDD／n に設定する
ことが可能となる。

【００７３】続いて、メモリセルＭＣの情報の読み出し
動作を行う。すなわち、選択したいメモリセルＭＣのト
ランスファＭＯＳ４のゲート電極４ｄが接続されたワー
ド線ＷＬに選択のためのパルス電圧を印加する。する
と、選択されたメモリセルＭＣのキャパシタ５の情報電
圧に応じた微小な信号電圧がプリチャージ電圧ＶP に重
畳され正負の形でデータ線に現れる。

【００７４】この微小な信号電圧は、データ線ＤＬ上の
センスアンプ回路ＳＡで検出され増幅される。このセン
スアンプ回路ＳＡは、プリチャージ電圧ＶP(ＶDD／n)を
参照電圧として動作する。すなわち、センスアンプ回路
ＳＡでは、検出された信号電圧がプリチャージ電圧ＶP
(ＶDD／n)よりも高ければ“Ｈ”の情報と判断し、低け
れば“Ｌ”の情報と判断する。

【００７５】したがって、本実施の形態では、プリチャ
ージ電圧ＶP の電位をＶDD／２よりも下げた分、“Ｈ”
情報の書き込まれたメモリセルＭＣの“Ｈ”電位と参照
電位との差を大きくとることができ、そのメモリセルＭ
Ｃの電荷量を増やすことができるので、たとえ“Ｈ”情
報の書き込まれたメモリセルＭＣ側でのリーク電流が大
きくても、“Ｈ”情報の書き込まれたメモリセルＭＣの
情報保持時間を長くすることが可能となっている。

【００７６】この結果、メモリセル領域Ｍ全体における
メモリセルＭＣの情報保持時間を長くすることができる
ので、リフレッシュ時間を長くすることが可能となる。
このため、リフレッシュ回数を低減することができるの
で、ＤＲＡＭの消費電力を低減することが可能となって
いる。

【００７７】その後、このようにしてセンスアンプ回路
ＳＡで検出され増幅された“Ｈ”情報または“Ｌ”情報
の信号電圧を列選択信号でオンにして外部に出力し、読
み出し動作を完了する。

【００７８】この際、選択されたワード線ＷＬ上の全て
の非選択メモリセルＭＣの情報もそれぞれのデータ線Ｄ
Ｌに読み出され、それぞれのセンスアンプ回路ＳＡで増
幅されている。このため、ワードパルスが印加される
と、そのワード線ＷＬ上の全てのメモリセルＭＣの情報
が破壊されてしまう。

【００７９】これはメモリセルＭＣのキャパシタ５の容
量がデータ線寄生容量に比べて小さいため、ＶDDまたは
零（０）であったセル蓄積ノードがその情報電圧とは無
関係なプリチャージ電圧ＶP に充電されてしまうからで
ある。すなわち、情報が破壊されたのに等しくなる。

【００８０】そこで、全てのデータ線ＤＬにセンスアン
プ回路ＳＡを設け、これらのセンスアンプ回路ＳＡで同
時に信号電圧をＶDDまたは零（０）に増幅し、それぞれ
のメモリセルＭＣに再書き込みしなければならない。し
たがって、読み出し動作時には、選択されたワード線Ｗ
Ｌ上の全てのメモリセルＭＣに対して微小信号の読み出
し、増幅および再書き込みといった一連の動作が並列に
行われ、その中の選択したいメモリセルＭＣに対応した
データ線ＤＬの情報だけを読み出し情報として外部に取
り出す。

【００８１】このように本実施の形態によれば、以下の
効果を得ることが可能となる。

【００８２】(1).プリチャージ電圧ＶP を０＜ＶP ＜Ｖ
DD／２とすることにより、“Ｈ”情報の書き込まれたメ
モリセルＭＣにおけるキャパシタ５の電荷量を見かけ上
増やすことができるので、リーク電流が大きくても
“Ｈ”側のメモリセルＭＣにおけるキャパシタ５の情報
保持時間をＶDD／２プリチャージ方式よりも最大で２倍
程度まで長くすることが可能となる。

【００８３】(2).上記(1) により、メモリセル領域Ｍ全
体におけるメモリセルＭＣの情報保持時間を長くするこ
とができるので、ＤＲＡＭのリフレッシュ時間を長くす
ることが可能となる。このため、リフレッシュ回数を低
減することができるので、ＤＲＡＭの消費電力を低減す
ることが可能となる。

【００８４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８５】例えば前記実施の形態においては、プリチ
ャージ電圧ＶP を０＜ＶP ＜ＶDD／２とした場合につい
て説明したが、これに限定されるものではなく、例えば
プリチャージ電圧ＶP をＶDD／２＜ＶP ＜ＶDDとしても
良い。これは、“Ｌ”情報を記憶したメモリセルのリー
ク量が大きい場合に適用する方式である。この場合は、
“Ｌ”側の信号電荷量を見かけ上増やすことができ、
“Ｌ”側の情報保持時間をＶDD／２プリチャージ方式よ
りも最大で２倍程度まで長くすることが可能となる。

【００８６】また、プリチャージ電圧の設定方法は前記
実施の形態に限定されるものではなく、例えば図９に示
すように、プリチャージ回路ＰＲにプリチャージ電圧を
設定するための基準電圧発生回路１５を設け、それによ
って所定のデータ線ＤＬにおけるプリチャージ電圧ＶP
を０＜ＶP ＜ＶDD／２またはＶDD／２＜ＶP ＜ＶDDに設
定するようにしても良い。

【００８７】また、前記実施の形態においては、通常の
単体の半導体からなる基板を半導体基板とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば図１０および図１１に示すように、その半導体基板と
してＳＯＩ基板２soi を用いても良い。このＳＯＩ基板
２soi は、半導体基板２soi1上に絶縁層２soi2を介して
半導体層２soi3が設けられて構成されている。半導体層
２soi3はメモリセル等のような素子が形成される層であ
る。なお、フィールド絶縁膜３の下部はＳＯＩ基板２so
i の絶縁層２soi2に達する程度までに及んでいる。

【００８８】以上の説明では主として本発明者によって
なされた発明をその属する技術分野であるＤＲＡＭ技術
に適用した場合について説明したが、それに限定される
ものではなく、例えば同一半導体基板上にＤＲＡＭおよ
び論理回路を設けた論理付きの半導体メモリ技術等にも
適用できる。本発明は、少なくともＤＲＡＭを有する半
導体集積回路装置に適用できる。

【００８９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９０】すなわち、本発明によれば、ＤＲＡＭのメ
モリセルの情報読み出しに際して参照電圧となるプリチ
ャージ電圧を“Ｈ”側および“Ｌ”側のリーク電流の大
小に応じて電源電圧の半分の値以外にすることに設定す
ることにより、リーク電流の大きい側のメモリセルの電
位と参照電位との差を大きくとることができ、そのメモ
リセルの電荷量を見かけ上増やすことができるので、メ
モリセルの情報保持時間を長くすることが可能となる。

【００９１】例えば“Ｈ”情報の記憶されたメモリセル
のリーク電流が大きい場合には、プリチャージ電圧を０
＜プリチャージ電圧＜電源電圧／２とすることにより、
“Ｈ”側のメモリセルにおけるキャパシタの電荷量を見
かけ上増やすことができるので、リーク電流が大きくて
も“Ｈ”側のメモリセルにおけるキャパシタの情報保持
時間を長くすることが可能となる。

【００９２】また、例えば“Ｌ”情報の記憶されたメモ
リセルのリーク電流が大きい場合には、プリチャージ電
圧を電源電圧／２＜プリチャージ電圧＜ＶD とすること
により、“Ｌ”側のメモリセルにおけるキャパシタの電
荷量を見かけ上増やすことができるので、リーク電流が
大きくても“Ｌ”側のメモリセルにおけるキャパシタの
情報保持時間を長くすることが可能となる。

【００９３】この結果、メモリセル領域全体におけるメ
モリセルの情報保持時間を長くすることができるので、
リフレッシュ時間を長くすることが可能となる。このた
め、リフレッシュ回数を低減することができるので、Ｄ
ＲＡＭを有する半導体集積回路装置の消費電力を低減す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の要部における回路図である。

【図２】半導体チップ内に配置された回路ブロックの説
明図である。

【図３】“Ｈ”情報を書き込んだキャパシタの電圧変化
の説明図である。

【図４】“Ｌ”情報を書き込んだキャパシタの電圧変化
の説明図である。

【図５】半導体集積回路装置のメモリセル領域の要部断
面図である。

【図６】半導体集積回路装置の周辺回路領域の要部断面
図である。

【図７】（ａ）は半導体集積回路装置のデータ処理時に
おける“Ｈ”側の信号の波形図であり、（ｂ）は“Ｌ”
側の信号の波形図である。

【図８】プリチャージ回路を制御する制御信号の波形図
である。

【図９】本発明の他の実施の形態である半導体集積回路
装置の要部回路図である。

【図１０】本発明の他の実施の形態である半導体集積回
路装置のメモリセル領域における要部断面図である。

【図１１】本発明の他の実施の形態である半導体集積回
路装置の周辺回路領域における要部断面図である。

【符号の説明】

１半導体チップ２ｓ半導体基板２soi ＳＯＩ基板２soi1 半導体基板２soi2 絶縁層２soi3 半導体層３フィールド絶縁膜４トランスファＭＯＳ・ＦＥＴ４ａ, ４ｂ半導体領域４ｃゲート絶縁膜４ｄゲート電極５キャパシタ５ａ下部電極５ｂ上部電極５ｃキャパシタ絶縁膜６ａキャップ絶縁膜６ｂサイドウォール７ａ〜７ｆ層間絶縁膜８ａ〜８ｃ接続孔９ａ, ９ｂ半導体領域９ｃゲート絶縁膜９ｄゲート電極１０ａ, １０ｂ半導体領域１０ｃゲート絶縁膜１０ｄゲート電極１１ａ, １１ｂ第１層配線１１ａ1,１１ｂ1 導体膜１２ａ, １２ｂ第２層配線１３ａ, １３ｂ第３層配線１３ａ1,１３ｂ1 導体膜１３ａ2,１３ｂ2 導体膜１３ａ3,１３ｂ3 導体膜１４表面保護膜１５基準電圧発生回路Ｍメモリセル領域ＭＣメモリセルＤＬデータ線ＷＬワード線Ｐ周辺回路領域ＳＡセンスアンプ回路ＣＢカラムアドレスバッファ回路ＣＤカラムデコーダ回路ＣＤＶカラムドライバ回路ＳＥＩ／Ｏセレクタ回路ＤOB データ出力バッファ回路ＤIB データ入力バッファ回路Ｄin 入力端子Ｄout 出力端子Ａｉアドレス信号端子ＲＢロウアドレスバッファ回路ＲＤロウデコーダ回路ＲＤＶロウドライバ回路ＲＡＳロウアドレスストローブ端子ＣＡＳカラムアドレスストローブ端子ＷＥライトイネーブル端子ＶDD1 電源電圧端子ＶSS1 接地電圧端子ＶDD 電源電圧ＶSS 接地電圧ＶP プリチャージ電圧ＱAN ｎチャネル形のＭＯＳ・ＦＥＴＱAP ｐチャネル形のＭＯＳ・ＦＥＴＩ／Ｏ信号配線ＹＳ列選択回路ＹＬ列選択配線ＱY1, ＱY2 ｎチャネル形のＭＯＳ・ＦＥＴＤＳ1,ＤＳ2 データ線分離スイッチ回路ＱDS1,ＱDS2 ｎチャネル形のＭＯＳ・ＦＥＴ ISO1,ISO2 信号配線ＰＲプリチャージ回路ＰＲＳ制御回路ＰＲＬ1,ＰＲＬ2 信号配線ＱPR1 ｎチャネル形のＭＯＳ・ＦＥＴ（電源電圧充電
回路）ＱPR2 〜ＱPR4 ｎチャネル形のＭＯＳ・ＦＥＴ（接地
電圧充電回路）ＱPS1,ＱPS2 ｎチャネル形のＭＯＳ・ＦＥＴ（スイッ
チ回路）ＰＷ1,ＰＷ2 ｐウエルＮＷ1 ｎウエルＱｎｎチャネル形のＭＯＳ・ＦＥＴＱｐｐチャネル形のＭＯＳ・ＦＥＴ

Claims

【特許請求の範囲】

【請求項１】ＤＲＡＭを備える半導体集積回路装置の
データ処理に際して、データ線に印加するプリチャージ
電圧を電源電圧以外で、かつ、電源電圧の半分以外の電
圧値に設定することを特徴とする半導体集積回路装置の
データ処理方法。
【請求項２】請求項１記載の半導体集積回路装置のデ
ータ処理方法において、前記プリチャージ電圧を零より
も大きく、電源電圧の半分よりも小さな値に設定するこ
とを特徴とする半導体集積回路装置のデータ処理方法。
【請求項３】請求項２記載の半導体集積回路装置のデ
ータ処理方法において、前記プリチャージ電圧を零より
も大きく、電源電圧の半分よりも小さな値に設定する際
に、前記データ線に電源電圧を印加した後、そのデータ
線と所定本のデータ線とを短絡する工程を有することを
特徴とする半導体集積回路装置のデータ処理方法。
【請求項４】請求項１記載の半導体集積回路装置のデ
ータ処理方法において、前記プリチャージ電圧を電源電
圧の半分よりも大きく、電源電圧よりも小さな値に設定
することを特徴とする半導体集積回路装置のデータ処理
方法。
【請求項５】半導体基板上にＤＲＡＭを設けてなる半
導体集積回路装置であって、前記ＤＲＡＭのデータ処理
に際してデータ線のプリチャージ電圧を電源電圧以外
で、かつ、電源電圧の半分以外の値に設定するための回
路部を設けたことを特徴とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置にお
いて、前記回路部は以下の構成を有することを特徴とす
る半導体集積回路装置。（ａ）前記データ線と他の所定本のデータ線とを接続す
るスイッチ回路。（ｂ）前記データ線に電源電圧を充電する電源電圧充電
回路。（ｃ）前記他の所定本のデータ線に接地電圧を充電する
接地電圧充電回路。（ｄ）前記スイッチ回路、電源電圧充電回路および接地
電圧充電回路の動作を制御する制御回路。
【請求項７】請求項５記載の半導体集積回路装置にお
いて、前記データ線のプリチャージ電圧を電源電圧以外
で、かつ、電源電圧の半分以外の値に設定するための電
圧発生回路を設けたことを特徴とする半導体集積回路装
置。
【請求項８】請求項５、６または７記載の半導体集積
回路装置において、前記半導体基板が絶縁層上に半導体
層を設けてなるＳＯＩ基板であることを特徴とする半導
体集積回路装置。