KR100297456B1 - 메모리디바이스에비트를저장,제거및판독하는방법 - Google Patents

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포만 제프리 엘
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Abstract

본 발명은 초고밀도 DRAM과 같은 메모리 칩의 기본적인 구성요소일 수 있는 메모리 셀을 형성하는 종형 전계 효과 트랜지스터 및 캐패시터의 신규 배치에 관한 것이다. 캐패시터의 제 1 전극은 트랜지스터의 드레인에 접속된다. 트랜지스터의 소스는 다른 트랜지스터의 소스에 연결되고, 게이트는 워드 라인에 연결되고, 상기 캐패시터의 제 2 전극은 비트 라인에 연결된다.

Description

메모리 디바이스에 비트를 저장, 제거 및 판독하는 방법{COMMON SOURCE TRANSISTOR CAPACITOR STACK}
본 발명은 예를 들어, 동적 랜덤 액세스 메모리(DRAM)와 같은 저장 메모리 셀을 함께 형성하여 액세스 디바이스 및 캐패시터로서 동작하는 신규의 FET 배치(arrangement)에 관한 것이다.
메모리 칩, 논리 디바이스 및 다른 종류의 고집적 밀도의 디바이스를 제조하기 위해서는 이들의 특정 구성요소의 규모를 좀 더 축소시키는 방법을 찾아야만 한다.
종형 전계 효과 트랜지스터(vertical FET)는 이러한 상이한 디바이스에서 중요한 역할을 한다. 이 FET는 특히 DRAM에서 중요하다. 메모리 디바이스의 또다른 중요한 구성요소는 캐패시터로서, 이들은 실질적으로 정보를 저장한다. FET는 통상적으로 이들 캐패시터에 대한 액세스 디바이스로서 동작한다. 저장 셀의 워드 라인 및 비트 라인에 적절한 신호를 인가함으로써, 각 FET가 스위칭되어 대응하는 캐패시터를 충전시킬 수 있다.
기가비트(Gbit) DRAM 메모리에 필요한 높은 패킹(packing) 밀도를 얻기 위해서는 최소 메모리 셀 크기를 유지시키는 것이 중요하다. 이러한 최소 셀 크기는 전형적으로 4F2차수이며, 여기서 F는 최소 리소그래픽 선폭(minimum lithographic line-width)이다.
본 발명의 목적은, 예를 들어 메모리 디바이스에 사용하기 위한 액세스 디바이스 및 캐패시터의 고밀도 집적을 위한 방법을 제공하는 데 있다.
본 발명의 다른 목적은 고 밀도 집적에 적합한 개선된 FET/캐패시터 배치를 제공하는 데 있다.
본 발명은 종형 트랜지스터 및 캐패시터(예를 들면, 스택 캐패시터)의 신규배치 및 이러한 배치의 동작 방법에 관한 것이다. 이러한 배치는, 예를 들어 메모리 디바이스의 메모리 셀로서 적합하다.
신규 배치에서는, 수직 배열된 채널을 갖는 FET 및 이 FET의 최상부 전극, 예를 들어, 드레인의 상부에 형성되는 캐패시터를 구비한다. 이 캐패시터는 전술한 최상부 전극과 상호 접속된다. FET의 소스 전극은, 예를 들어 공통 소스 전압 VDD에 연결된다. 게이트 전극은 워드 라인에 연결되고, 캐패시터의 상부 전극은 비트 라인에 연결된다.
바람직한 실시예에 있어서, (예를 들어, 폴리실리콘을 포함하는) 게이트 전극은 공통 워드 라인 또는 로우 라인(row line)을 따라 모든 디바이스를 직접 접속시킨다.
상세한 설명에서 기술하는 바와 같이, 이러한 신규의 배치에서는 정보를 저장 및 판독하기 위한 신규의 동작 방안이 필요하다.
본 발명의 또다른 실시예에 있어서, 드레인으로 동작하는 도핑 영역 및 소스로서 동작하는 도핑 영역이 상호 교체된다. 이러한 구조는 공통 드레인 트랜지스터 캐패시터 스택이라 지칭할 수 있다.
액세스 트랜지스터로서 기능하는 종형 FET를 그 위에 적층된 저장 캐패시터와 집적시킴으로써 매우 작은 메모리 셀을 구현할 수 있게 된다.
본 발명의 셀은 현 반도체 제조 공정과 호환가능한 공정 단계를 사용하여 만들어 질 수 있다는 이점이 있다.
도 1a는 본 발명의 제 1 실시예의 개략적인 단면도,
도 1b는 도 1a에 도시된 신규 배치의 블록도,
도 2는 본 발명에 따라서, 각 캐패시터에 '1'을 기록하기 위해 좌측면상의 메모리 셀이 선택된 두 메모리 셀의 블록도,
도 3은 본 발명에 따라서, 각 캐패시터에 '0'을 기록하기 위해 우측면상의 메모리 셀이 선택되며, 좌측면상의 메모리 셀에 대한 영향이 도시된 두 메모리 셀의 블록도,
도 4a는 본 발명에 따라서, 저장된 정보는 적절한 워드 라인을 선택함으로써 소정 셀에 의해 판독되고, 본 예에서, 비트 라인은 워드 라인이 선택되기 전에 0V 로부터 VDD/2로 사전 충전되는, 두 메모리 셀의 블록도,
도 4b는 본 발명에 따라서, 저장된 정보는 적절한 워드 라인을 선택함으로써 소정 셀에 의해 판독되고, 본 예에서, 비트 라인은 워드 라인이 선택되기 전에 VDD로부터 VDD/2로 사전 충전되는, 두 메모리 셀의 블록도,
도 5는 본 발명에 따라서, (도 1a와 유사한) 워드 라인 방향에서의 메모리 셀 어레이의 개략적인 단면도,
도 6a는 본 발명에 따라서, 워드 라인 방향에서의 다른 메모리 셀 어레이의 개략적인 단면으로서, 본 실시예에서는 인접한 FET의 게이트 전극이 접속되어 공통 워드 라인을 형성하는 도면,
도 6b는 도 6a의 어레이를 비트 라인 방향에서 본 개략적인 단면으로서, 본 실시예에서는 인접한 FET의 게이트 전극이 접속되지 않는 도면.
도면의 주요 부분에 대한 부호의 설명
10: 종형 FET 11: 게이트 채널
13: 소스 15: 드레인
10: 메모리 셀 24: 스택 캐패시터
본 발명은 첨부된 개략적인 도면을 참조하여 보다 상세히 기술될 것이다.
본 발명은 주로 DRAM 메모리 및 DRAM 메모리 셀을 다룬다. 여기서 제공되는 신규의 FET/캐패시터 배치는 논리 디바이스(예를 들어, 시프트 레지스터) 등의 다른 디바이스에도 또한 사용가능하다는 점을 알아야 할 것이다.
폴리실리콘(또한, 다결정 실리콘이라고도 함)은 화학적 기상 증착(CVD) 또는 저압 화학적 기상 증착(LPCVD) 및 다른 기지의 공정을 사용하여 형성할 수 있다. 폴리실리콘은 무수한 작은 단결정 영역으로 구성된 고체이다.
익스프레션 메모리(expression memory)란 기판상 또는 내에 형성되는 모든 종류의 메모리 디바이스를 커버하는 의미로서 사용된다. 이러한 메모리는 상이한 메모리 셀 및 다른 종류의 회로를 포함할 수 있다.
"측벽(sidewall)"이라 함은 상기 반도체 디바이스의 기판 면에 대해 경사져 있는 반도체 구조의 모든 종류의 표면을 의미한다. 특히, 상기 기판의 평면에 대하여 수직한 측벽이 중요하다.
본 발명에 사용되는 종형 FET는 필러(pillar)의 측벽상에 형성되는 3차원 트랜지스터이다. 이 필러의 면적의 크기는 리소그래픽적으로 정의될 수 있으며, 필러는 예를 들어 실리콘으로 구성될 수 있다. 종형 FET에서, 전류는 필러의 측벽을 따라 수직으로 흐르며, 필러를 둘러싸는 폴리실리콘 게이트에 의해 제어된다. 게이트 길이는 필러 높이에 의해 조절된다. 1996년 11월 15일에 출원된 미국 특허 제08/749,748호에서 언급한 바와 같이, 종형 FET를 선택한 것은 그 바닥 점유면적이 작고 스케일링이 쉽기 때문에 당연한 것이다. 이 미국 특허 출원은 본 명세서에서 참조로 인용된다. 트랜지스터 채널의 수직 차원을 사용하면 면적 스케일링이 가능하면서, 제약이던 쇼트 채널 효과(short-channel effects)를 제거할 수 있다. 어떤 종류의 종형 FET라도 본 발명에 사용하기에 적합하며, 기술한 FET는 단지 예일 뿐이다.
이후 알 수 있는 바와 같이, 폴리 게이트는 종형 FET의 필러 둘레에 균일하게 침착된다. 이로 인하여, 워드 라인에 수직한 비트 라인을 따라서 인접한 디바이스들(메모리 셀들)간의 간격은 이 방향에서 게이트가 단락되지 않도록 F보다 약간 커야 한다(즉, F+f, 여기서, f는 바람직하게 약 0.1F의 차수). f는 보다 클 수 있지만, 분명한 것은 보다 큰 f를 선택하면 집적밀도가 감소된다는 것이다.
이하에서, 종형 트랜지스터의 최상위 전극은 드레인이다. 마찬가지로, 소스가 최상위 전극이 될 수도 있다.
이제, 도 1a 및 도 1b를 참조하여 본 발명을 기술할 것이다. 도 1a는 본 발명의 제 1 실시예를 도시한다. 도 1b는 제 1 실시예의 2개의 기본적인 구성요소가 어떻게 배치되어 서로 연결되는지를 도시한다.
도 1a에는 상부에 캐패시터(24)가 위치한 종형 FET(10)의 개략적인 단면이 도시되어 있다. 이하에서, FET와 캐패시터의 조합을 메모리 셀(20) 또는 간단히 셀이라 지칭하겠다.
FET(10)는 필러 형태를 가진다. 이 필러는 기판(12)의 면에서 원형, 정사각형 또는 직사각형 단면을 가질 수 있다. 기판(12)은 예를 들어 실리콘일 수 있다.
게이트 채널(11)은 FET(10)의 소스 전극(13)과 드레인 전극(15) 사이의 영역이다. 알 수 있는 바와 같이, 기판(12) 및 필러의 상부속으로 주입하여 소스(13) 및 드레인(15)을 각각 형성하였다. n형 도핑에 적합한 것으로는 예를 들어, P, As 및 Sb가 있다. 채널(11)은 원하는 동작이 가능하도록 전도성 또는 비전도성으로 선택적으로 만들어진다. 게이트 채널로서 기능하는 필러는 기판(12)과 동일한 재료(예를 들어, 실리콘)로 구성된다. p형 도핑될 수도 있다. p형 도핑에 적합한 것으로는 예를 들어, B, In 및 Ga이 있다. 이러한 FET의 동작에서는 잘 정의된 게이트 채널(11) 및 폴리실리콘 게이트층(14)이 중요하다. 그러나, 이러한 채널 및 인접한 폴리실리콘층에 대한 원하는 크기가 점점 작아질수록, 제조 공정의 부정확성으로 인하여 단채널(11)이 쉽게 단락 또는 누설되고, 그 결과 각각의 FET(10) 및 궁극적으로 전 메모리 셀(20) 또는 (메모리 셀(20) 부분이 속하는) DRAM이 동작할 수 없도록 만든다. 또한, 채널(11) 및 폴리실리콘층(14)의 크기는 디바이스의 전기특성을 제어한다. FET의 성능은 디바이스의 기하학적 구조, 도핑 프로파일 및 표면 근처의 재료의 질 등에 따라 크게 달라진다. 그러므로, 폴리실리콘 게이트 컨덕터(14)의 크기를 정확히 제어할 필요가 있다. 전술한 바와 같이, 미국 특허 출원 제08/749,748호에서 개시된 공정은 종형 FET를 제조하는데 아주 적합하다.
종형 FET에서 게이트 유도 드레인 누설(Gate Induced Drain Leakage, GIDL)은 저농도 도핑된 드레인(lightly doped drain, LDD)을 사용함으로써 감소될 수 있다. 이러한 LDD는 종형 FET에서 접합 프로파일의 수직 경사를 제공한다.
도 1a에 도시된 바와 같이, 폴리실리콘 게이트층(14)은 게이트 산화물(17)에 의해 채널로부터 분리된다. 소스(13)와 폴리실리콘 게이트층(14) 사이에 또다른 산화물층(16)이 위치하여, 소스와 게이트를 절연시킨다. 게이트 산화물(17)은 드레인(15)이 또한 폴리실리콘 게이트층(14)으로부터 분리되도록 배치된다.
FET(10)의 상부에는 스택 캐패시터(24)가 형성된다. 이 캐패시터는 상부 전극(21) 및 하부 전극(23)을 구비한다. 하부 전극(23)으로는 TaSiN을 사용하고, 상부 전극(21)으로는 TiN 및 Pt을 사용할 수 있다. 상부 전극(21)은 예를 들어, 마찬가지로 Pt층 및 TiN층으로 구성되는 계층화된 구조를 가질 수 있다. 이들 두 전극 사이에 유전층(22)이 위치한다. 유전층으로 BSTO(바륨 스트론튬 티탄산염)을 사용할 수 있다. 본 발명의 실시예에서, 하부 전극(23)은 FET의 드레인(15)에 직접 접속된다. 그리고, 이것은 비아(via) 또는 스터드(stud) 또는 다른 상호 접속물을 사용하여 접속될 수 있다. 이러한 스터드는 예를 들어, W로 만들어 질 수 있다.
도 1b는 신규의 FET(10) 및 캐패시터(24) 배치를 도시한다. 여기서 도시된 바와 같이, 공급 전압 VDD가 FET(10)의 소스(13)에 인가된다. 본 발명에 따라서, 인접한 소스들은 모두 공통으로, VDD공급 전압에 접속된다. FET는 모든 소스를 하나의 동일한 VDD전원에 접속시키거나, 또는, 이 FET는 개별 전원이 각각 배정되는 보다 작은 어레이로 그룹화될 수 있다.
FET(10)의 게이트(14)는 워드 라인(26) 또는 로우 라인에 연결된다. 도 6을 참조하여 기술되는 바와 같이, 게이트들이 서로 충분히 가까이 형성되는 경우에 워드 라인을 형성할 수 있다. FET의 드레인(15)은 캐패시터(24)의 하부 전극에 직접 접속된다. 상호 접속점은 또한 셀 노드라고도 일컬어진다. 상부 전극(21)은 셀의 비트 라인 또는 칼럼선에 연결되거나 또는 그 스스로가 비트 라인이 된다.
예를 들어, 도 1b에 도시된 본 발명의 신규한 공통 소스 구성을 사용함으로써 예컨대, 초고밀도 DRAM에 대한 어레이의 적합성을 얻을 수 있다. 이 구성에서, 종형 FET 및 캐패시터의 새로운 회로 배치가 사용되었다. 캐패시터 및 FET는 종래의 접근법과 비교할 때 서로 맞바뀌었다. 이 배치는 액세스 종형 디바이스(FET)의 상부면에 스택 캐패시터를 배치하여, 예를 들어, 초고밀도 DRAM의 생산공정을 상당히 단순화시키면서도 어레이 영역을 증가시키지 않는다.
다음, 본 발명의 공통 소스 메모리 셀의 작동을 다룰 것이다. 상세한 것은 도 2에 도시되어 있다. 전술한 바와 같이, 공급 전압 VDD가 소스 노드에 인가된다. 셀에 논리 '1'(즉, VDD의 셀 전압)을 기록하기 위해서는, 먼저, 비트 라인(35)을 0 볼트(VBL=0V)로 구동시킨다. 이제, 액세스 트랜지스터(30)가 완전히 턴온(turn on)되어 캐패시터(34)가 충전된다. 트랜지스터(30)는 각 워드 라인(1)을 통하여 선택되었으므로, 이 트랜지스터만이 턴온된다. 트랜지스터(40)는 턴온되지 않는다. 적절한 워드 라인(본 예에서는 워드 라인(1))을 선택함으로써, 풀 전압 VDD가 대응하는 캐패시터(34)를 통하여 저장될 수 있다. 이제, 액세스 트랜지스터(30)가 턴오프(turn off)됨으로써, 기록된 레벨이 저장된다. 각 워드 라인을 통하여 선택된 좌측의 메모리 셀에만 '1'이 저장된다는 점에 주목한다. 본 예에서는, 워드 라인(1)이 선택되고, 캐패시터(34)에 전압 VDD가 기록 및 저장되었다. 워드 라인(2)은 선택되지 않았으므로, 트랜지스터(40)는 턴온되지 않으며, 캐패시터(44)에는 전압 VDD가 기록되지 않는다.
메모리 셀에 논리 '0'(즉, 0 볼트의 셀 전압)을 기록하기 위해서는, 도 3에 도시된 바와 같이, 비트 라인(35)이 VDD로 구동(즉, VBL=VDD)된다. 액세스 트랜지스터(40)가 턴온되어 캐패시터(44)간에 0 볼트(VDD-VDD)가 저장되도록 한다. 도 3의 좌측에 도시된 바와 같이, 이러한 동작 동안, 전압 VDD가 저장된 선택되지 않은 셀(예를 들면, 트랜지스터(30) 및 캐패시터(34))의 셀 노드 전압은 약 2 VDD까지 상승된다. 좌측의 셀에서는 '1'이 저장된 상태로 유지된다는 점에 주목한다. 또한, 본 발명에 따라서, 종형 FET(예를 들면, 도 1a의 FET(10))에서 접합 프로파일의 수직 경사 특성으로 인하여, 액세스 트랜지스터에서 게이트 유도 드레인 누설(GIDL, 드레인-기판 접합을 가로지르는 게이트 제어의 고 전계로 인한 이 접합의 누설)이 최소화되므로, 본 발명의 독특한 공통 소스 방안에서 적절한 셀 동작이 이루어진다.
셀의 판독시에(도 4a 및 도 4b을 참조), 비트 라인의 이전 상태에 따라 두 가지 상이한 접근방안이 있다. 도 4a에 도시된 바와 같이, 비트 라인(35)은 0V로부터 VDD/2 레벨(즉, VBL= VDD/2)로 사전 충전될 수 있다. 액세스 트랜지스터(30)는 이제 턴온되어, 저장된 셀의 전하가 비트 라인 전압에서 변화를 일으키도록 한다. 이 비트 라인 전압의 변화는 감지가 가능하다. 예를 들어, "1/2 - VDDbit-line sensing scheme in CMOS DRAMS", IEEE JSSC, Vol. SC19, No. 4, pp. 451-454, April 1984에 개시된 바와 같이, VDD/2 전압으로 사전 충전된 제 2 비트 라인과 비교함으로써 감지할 수 있다.
도 4b에 도시된 바와 같이, 비트 라인(35)이 전압 VDD인 경우, 저장된 정보를 판독하기 위하여 VBL= VDD/2로 풀다운(pull down)되어야 한다. 이제, 액세스 트랜지스터(30)는 턴온되어, 저장된 셀 전하가 비트 라인 전압에서 변화를 일으키도록 한다. 이 비트 라인 전압의 변화는 감지가 가능하다. 비트 라인이 이전에 0V 또는 VDD인지의 여부에 관계없이, 좌측 셀에 저장된 '1' 뿐만 아니라 우측 셀에 저장된 '0'을 감지할 수 있다.
본 발명의 적어도 하나의 종형 FET 및 스택 캐패시터 배치로 구성되는 메모리 셀의 기본적인 구성요소를 다루었는데, 이제, 이러한 메모리 셀을 구비한 어레이의 2가지 예를 기술할 것이다(도 5, 도 6a 및 도 6b을 참조).
도 5는 메모리 어레이(50)의 한 단면을 도시한다. 메모리 어레이는 워드 라인에 평행하게 절단되었다. (예를 들어, 실리콘으로 구성된) 기판(62)에 몇개의 메모리 셀(64-66)이 형성된다. 인접한 메모리 셀(64와 65, 65와 66)은 공통소스(53)를 가진다. 또다른 실시예에서, 인접한 메모리 셀은 공통 소스 대신에 개별 소스를 가질 수도 있다. 도 5에 도시된 바와 같이, 메모리 셀들 사이의 공간은 공통 워드 라인으로 동작하는 전도성 재료(55)로 채워진다. 하나의 동일한 워드 라인을 따라 인접한 셀들을 상호 접속시키기 위해 전도성 재료(55)가 제공된다. 이것은 침착(deposition) 및 리소그래피(lithography) 단계를 필요로 한다. 전도성 재료의 상부면에 절연 재료(63)가 위치한다. 절연 재료로는 예를 들면, 산화물등이 적합하다. 또한, 인접한 FET들의 폴리실리콘 게이트가 상호 접속을 제공하도록 메모리 셀이 근접 배치될 수 있다(도 6a 참조). 이러한 경우, 전도성 재료(55)는 필요하지 않다.
각 메모리 셀은 비트 라인에 접속된다. 본 예에서, 메모리 셀(64)은 비트 라인(76)에, 셀(65)은 비트 라인(77)에, 그리고, 셀(66)은 비트 라인(78)에 각각 접속된다. 알 수 있는 바와 같이, 비트 라인은 워드 라인에 대하여 수직하다. 이들 비트 라인은 캐패시터의 상부 전극(57)의 상부면에 직접 형성될 수 있다. 또한, 상부 전극이 비트 라인을 형성할 수도 있다.
도 6a 및 도 6b에는 또다른 어레이(80)의 두 단면이 도시되어 있다. 도 6a의 단면은 워드 라인에 평행하지만, 도 6b의 단면은 비트 라인에 평행하다. 도시된 바와 같이, 어레이(80)는 기판(83)에 형성되는 몇개의 메모리 셀(87-89 및 92, 93)을 포함한다. 셀(87-89)의 폴리실리콘 게이트(90)는 워드 라인을 형성한다(도 6a 참조). 상부면에 세 비트 라인(84, 85, 86)이 형성된다. 본 실시예에서, 인접한 게이트 전극들(90)이 상호 접속되도록 보장(도 6a 참조)하기 위하여, 하나의워드 라인내 인접한 메모리 셀들간의 거리는 F(여기서, F는 최소 리소그래픽 선 폭)로 선택되는 반면에, 인접하지만 분리된 워드 라인의 두 메모리 셀들(예를 들면, 87, 92)간의 거리는 F+f로 선택된다(도 6b을 참조). 예를 들면, f는 약 0.1F 일 수 있다. 도 5의 경우에서와 같이, 셀의 캐패시터들 사이의 워드 라인(90)의 상부면에는 절연 재료(91)가 위치한다. 도 6b에 도시된 바와 같이, 본 실시예에서, 인접한 워드 라인의 셀들간의 공간을 채우는 데 동일한 절연 재료(91)를 사용한다. 비트 라인(84)이 상이하게 배치 및 구조화되는 경우에는, 워드 라인들간의 공간을 채우는 데 사용되는 이 절연 재료(91)는 사실상 필요없다. 도 6a 및 도 6b는 다른 장점들 외에도, 워드 라인 상호 접속부를 형성하기 위하여 개별의 침착 및 리소그래피 단계가 필요없다는 장점도 가진다. 워드 라인 및 비트 라인은 서로 전기접촉하지 않는다는 점에 주목한다.
이어서, 본 발명에 따라 어레이를 만드는 데 적합한 전형적인 제조 공정을 기술할 것이다.
기판에 P-웰(well)을 주입한 후에, 질화물 마스크를 사용하여 차후에 수직 채널로 기능하는 필러를 정의한다. 그다음, 기판에, 예를 들어, HCl-Cl2-N2-플라즈마를 사용한 반응성 이온 에칭으로써 이들 필러를 형성한다. 채널 길이는 필러 높이에 의해 정의된다. 약 250nm 길이의 채널은 약 350nm 높이의 필러를 필요로 하고, 약 450nm 길이의 채널은 약 550 nm 높이의 필러를 필요로 한다. 플라즈마와 관련된 손상을 제거하기 위한 희생적 산화 단계 및 LOCOS(local oxidation ofsilicon) 또는 STI(shallow trench isolation) 단계에 이어서, As를 주입하여 셀에 대한 공통 소스 및 절연된 드레인을 형성한다. As의 도우즈량은 2×1015㎝-2일 수 있다. 이 공정의 이점은 소스 주입이 필러에 대하여 자기 정렬된다는 데 있다. 다음 단계에서, 이 구조물을 어닐링(annealing)한다. 이 단계는 N2대기에서 30 초동안 1050℃에서 행할 수 있다. 희생 산화물을 제거한 후에, 게이트 산화물을 열적 성장시킨다. 이 게이트 산화물은 몇 nm의 두께일 수 있다. 이 게이트 산화물의 바람직한 두께는 5 내지 7nm이다. LPCVD 기법을 사용하여 인 시튜(in-situ) As 도핑된 폴리실리콘을 침착시킨다. 이제, 예를 들어, Cl2-O2실리콘 에칭을 사용하는 자기 정렬 에칭으로써 폴리실리콘 워드 라인(게이트)을 형성한다. 게이트 폴리실리콘 두께(F/2, 예를 들면, 100nm)는 워드 라인 방향으로 인접한 셀들간의 갭(예를 들면, 200nm)을 채우기에는 충분하지만, 인접한 워드 라인의 필러들간의 갭((F+f, 예를 들면, 300nm)을 채우기는 불충분하다. 게이트 전극의 상부면이 필러의 상부면 아래 약 100nm 지점에 놓일 때까지, 워드 라인으로 기능하는 폴리실리콘 게이트를 반응성 이온 에칭한다. 전술한 공정을 통하여, 상호 접속된 폴리실리콘 게이트 전극을 갖는 필러에 의하여 연속된 워드 라인을 형성한다. 평탄화는 예를 들어, 산화물 또는 BPSG(Boron-Phosphorous Silicate Glass) 침착층의 화학 기계적 평탄화(CMP)에 의해 가능하다. 캐패시터는 드레인 위의 각 필러상에 형성된다. 각 캐패시터는 하부 전극, 유전체 및 상부 전극을 가진다. 상부 전극은 비트 라인에 접속될 수도 있고, 비트 라인의 일부를 형성할 수도 있다.
본 명세서에서 도시하고 개시한 캐패시터는 하부에 있는 액세스 트랜지스터의 상부면에 스택되기에 적합한 소정 종류의 캐패시터에 의해 대체될 수 있다. 이러한 캐패시터의 충분한 정전용량을 보장하기 위하여, (도 1a에 도시된 바와 같이) 트렌치내에 또는 융기부 또는 필러상에 형성되는 캐패시터를 주로 사용한다. 캐패시터 전극의 유효 영역을 증가시킴으로써, 정전용량 대 표면적 비를 증가시킬 수 있다. 본 발명과 관련하여, 플래너형 캐패시터 뿐만 아니라 3차원 스택형 및 트랜치형 캐패시터가 사용 가능하다.
전술한 바와 같이, 종형 FET를 제조하기에 적합한 공정은 미국 특허 출원 제08/749,748호에 개시되어 있다. 이 미국 특허 출원에 개시된 공정은 이러한 FET의 중요한 부분인 폴리실리콘 게이트 전도체의 크기 및 형태를 정밀하게 정의하도록 한다. 또한, 종형 FET를 제조하는 다른 방법이 있을 수 있다. 본 발명의 구조를 구현하기 위하여 종래의 반도체 공정 단계를 사용할 수 있다.
또다른 실시예에서, (소스 대신에) 인접한 메모리 셀의 드레인을 상호 접속시킬 수 있다. 이러한 실시예에서, FET의 소스는 캐패시터의 하부 전극에 연결된다. 이러한 실시예는 소스와 드레인이 맞바뀐다는 것을 제외하고는 도 1a에 도시된 바와 동일한데, 즉, 소스 영역은 수직 필러의 상부면에 위치하고 드레인 영역은 필러의 하부면에 위치한다는 것이다. 이러한 구조는 공통 드레인 트랜지스터 캐패시터 스택이라 지칭할 수 있다.
상기한 바와 같은 본 발명에 따르면, 액세스 트랜지스터로서 기능하는 종형 FET를 그 위에 적층된 저장 캐패시터와 집적시킴으로써 매우 작은 메모리 셀을 구현할 수 있게 된다. 또한, 본 발명의 셀은 현 반도체 제조 공정과 호환가능한 공정 단계를 사용하여 만들어 질 수 있다는 이점이 있다.

Claims (3)

  1. 적어도 하나의 셀을 포함하는 메모리 디바이스 내에 한 비트를 저장하는 방법에 있어서,
    상기 적어도 하나의 메모리 셀은,
    ⓐ 소스, 드레인, 게이트를 구비하는 종형 전계 효과 트랜지스터―상기 종형 전계 효과 트랜지스터는 반도체 기판 상에 형성되고 상기 소스와 드레인 사이의 게이트 채널로서 기능하는 필러(pillar)를 더 포함하며, 상기 게이트 채널은 상기 기판과 연속적이고 상기 기판과 동일한 재료로 이루어짐―와,
    ⓑ 제 1 전극 및 제 2 전극을 구비하는 캐패시터─상기 캐패시터는 상기 필러의 상부에 위치하고, 상기 제 1 전극은 상기 드레인과 상호 접속됨─를 포함하며,
    상기 소스는 공급 전압에 접속되며, 상기 제 2 전극은 비트 라인에 접속되고, 상기 게이트는 워드 라인에 접속되며,
    상기 방법은,
    ① 상기 비트 라인을 0 볼트로 구동시키는 단계와,
    ② 상기 워드 라인에 소정의 전압을 인가하여 상기 셀을 선택함으로써, 상기 캐패시터가 충전되고 대략 상기 공급 전압에 해당하는 전압이 상기 캐패시터의 제 1 및 제 2 전극 사이에 형성되도록 하는 단계를 포함하는
    비트 저장 방법.
  2. 적어도 하나의 셀을 포함하는 메모리 디바이스 내에 저장된 한 비트를 제거하는 방법에 있어서,
    상기 적어도 하나의 메모리 셀은,
    ⓐ 소스, 드레인, 게이트를 구비하는 종형 전계 효과 트랜지스터―상기 종형 전계 효과 트랜지스터는 반도체 기판 상에 형성되고 상기 소스와 드레인 사이의 게이트 채널로서 기능하는 필러를 더 포함하며, 상기 게이트 채널은 상기 기판과 연속적이고 상기 기판과 동일한 재료로 이루어짐―와,
    ⓑ 제 1 전극 및 제 2 전극을 구비하는 캐패시터─상기 캐패시터는 상기 필러의 상부에 위치하고, 상기 제 1 전극은 상기 드레인과 상호 접속됨─를 포함하며,
    상기 소스는 공급 전압에 접속되며, 상기 제 2 전극은 비트 라인에 접속되고, 상기 게이트는 워드 라인에 접속되며, 상기 비트는 상기 제 1 및 제 2 전극 사이에 대략 상기 공급 전압에 해당하는 소정의 전압 형태로 저장되고,
    상기 방법은,
    ① 상기 비트 라인을 0 볼트로부터 상기 공급 전압과 대략 동일한 소정의 전압까지 구동시키는 단계와,
    ② 상기 워드 라인에 소정의 전압을 인가하여 상기 셀을 선택함으로써, 상기 캐패시터가 방전되도록 하는 단계를 포함하는
    비트 제거 방법.
  3. 적어도 하나의 셀을 포함하는 메모리 디바이스 내에 저장된 한 비트를 판독하는 방법에 있어서,
    상기 적어도 하나의 메모리 셀은,
    ⓐ 소스, 드레인, 게이트를 구비하는 종형 전계 효과 트랜지스터―상기 종형 전계 효과 트랜지스터는 반도체 기판 상에 형성되고 상기 소스와 드레인 사이의 게이트 채널로서 기능하는 필러를 더 포함하며, 상기 게이트 채널은 상기 기판과 연속적이고 상기 기판과 동일한 재료로 이루어짐―와,
    ⓑ 제 1 전극 및 제 2 전극을 구비하는 캐패시터─상기 캐패시터는 상기 필러의 상부에 위치하고, 상기 제 1 전극은 상기 드레인과 상호 접속됨─을 포함하며,
    상기 소스는 공급 전압에 접속되며, 상기 제 2 전극은 비트 라인에 접속되고, 상기 게이트는 워드 라인에 접속되며, 상기 비트는 상기 제 1 및 제 2 전극 사이에 대략 상기 공급 전압에 해당하는 소정의 전압 형태로 저장되며,
    상기 방법은,
    ① 상기 비트 라인을 상기 공급 전압의 대략 절반에 해당하는 소정의 전압까지 구동시키는 단계와,
    ② 상기 워드 라인에 소정의 전압을 인가하여 상기 트랜지스터를 턴온시킴으로써, 상기 제 1 및 제 2 전극 사이에 저장된 상기 전압이 상기 비트 라인 상의 전압에 변화를 발생시키도록 하는 단계와,
    ③ 상기 변화를 감지하는 단계를 포함하는
    비트 판독 방법.
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