JP2837014B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】この発明は縦方向チャネルMOS
ゲート構造を有する半導体装置、特にU溝、V溝を有す
るパワーデバイスに関するものである。
ゲート構造を有する半導体装置、特にU溝、V溝を有す
るパワーデバイスに関するものである。
【0002】
【従来の技術】パワーデバイスのMOSFET構造とし
ては、基板表面に沿って横方向にチャネルを形成したい
わゆるDMOSFET構造が主流となっている。ところ
がこの構造ではオン電圧の低減の為にユニットセルを微
細化したり、高集積化を図ることが困難であると指摘さ
れている。
ては、基板表面に沿って横方向にチャネルを形成したい
わゆるDMOSFET構造が主流となっている。ところ
がこの構造ではオン電圧の低減の為にユニットセルを微
細化したり、高集積化を図ることが困難であると指摘さ
れている。
【0003】このため、U溝を有したり、トレンチ構造
を有するMOSFETが提案されている。図17にU溝
ゲート構造を有する従来のパワーMOSFETの構造を
示す。
を有するMOSFETが提案されている。図17にU溝
ゲート構造を有する従来のパワーMOSFETの構造を
示す。
【0004】ドレイン電極メタル7、ドレイン領域1、
N拡散領域2、ボディ3がこの順に積層されている。ボ
ディ3の表面には不純物拡散によってソース領域5が形
成されている。そしてソース領域5からボディ3を貫通
してN拡散領域2に至るU溝40が掘られ、その内部に
はゲート酸化膜13を介して埋込ゲート電極4が設けら
れている。ソース電極メタル6はソース領域5及びボデ
ィ3上を覆っているが、埋込ゲート電極4とは酸化膜1
4で絶縁されている。この様なU溝ゲート構造において
は、U溝40の全側壁にチャネルが形成され、U溝40
の長さを100%有効に利用できるので、オン電圧の低
減を図るには有利である。しかし微細化、高集積化を図
るために隣接するU溝40の間隔を狭くすると、隣接す
るソース領域5同士の間にボディ3を露呈させることが
困難となる。これはソース領域5の中央にU溝40を配
置する際に要求される写真製版のパターン精度及び重ね
合わせ精度等の製造技術上の問題から受ける制約に起因
する。
N拡散領域2、ボディ3がこの順に積層されている。ボ
ディ3の表面には不純物拡散によってソース領域5が形
成されている。そしてソース領域5からボディ3を貫通
してN拡散領域2に至るU溝40が掘られ、その内部に
はゲート酸化膜13を介して埋込ゲート電極4が設けら
れている。ソース電極メタル6はソース領域5及びボデ
ィ3上を覆っているが、埋込ゲート電極4とは酸化膜1
4で絶縁されている。この様なU溝ゲート構造において
は、U溝40の全側壁にチャネルが形成され、U溝40
の長さを100%有効に利用できるので、オン電圧の低
減を図るには有利である。しかし微細化、高集積化を図
るために隣接するU溝40の間隔を狭くすると、隣接す
るソース領域5同士の間にボディ3を露呈させることが
困難となる。これはソース領域5の中央にU溝40を配
置する際に要求される写真製版のパターン精度及び重ね
合わせ精度等の製造技術上の問題から受ける制約に起因
する。
【0005】このような問題を回避するための構造も提
案されている。図18に他の従来のパワーMOSFET
の構造を示す。矩形状のソース領域5はU溝40と垂直
の方向に、一定の間隔をあけて形成されている。この間
隔においてボディ3がその表面に露呈し、ソース電極メ
タル6によってソース領域5とボディ3が短絡されてい
る。このような構造においては、U溝40のパターンと
は関係なく自己整合的にチャネル領域が形成されるの
で、ソース領域5とU溝40との位置関係をそれほど高
精度に定める必要はなく、高度なパターン精度も必要と
されることはない。
案されている。図18に他の従来のパワーMOSFET
の構造を示す。矩形状のソース領域5はU溝40と垂直
の方向に、一定の間隔をあけて形成されている。この間
隔においてボディ3がその表面に露呈し、ソース電極メ
タル6によってソース領域5とボディ3が短絡されてい
る。このような構造においては、U溝40のパターンと
は関係なく自己整合的にチャネル領域が形成されるの
で、ソース領域5とU溝40との位置関係をそれほど高
精度に定める必要はなく、高度なパターン精度も必要と
されることはない。
【0006】
【発明が解決しようとする課題】しかし、図18に示し
た構造は図17に示した構造と比較するとチャネル領域
が減少する。これを改善するためにはソース領域5の幅
を拡げ、ボディ3がその表面において露呈する面積を小
さくすることも考えられる。この場合、ソース領域5と
ボディ3がソース電極メタル6によって短絡されている
場所からソース領域5の中央付近の場所までの距離が大
きくなり、寄生NPNトランジスタによる不良動作を抑
制しにくくなってしまう。
た構造は図17に示した構造と比較するとチャネル領域
が減少する。これを改善するためにはソース領域5の幅
を拡げ、ボディ3がその表面において露呈する面積を小
さくすることも考えられる。この場合、ソース領域5と
ボディ3がソース電極メタル6によって短絡されている
場所からソース領域5の中央付近の場所までの距離が大
きくなり、寄生NPNトランジスタによる不良動作を抑
制しにくくなってしまう。
【0007】更に図17,図18のいずれに示すMOS
FETにおいても、オン電圧を低く抑えることができな
い。図19にU溝40近傍の構造を表す断面図とXX′
方向の(厚み方向の)不純物濃度のプロファイルを示
す。この構造は図17、図18のいずれに示すMOSF
ETにおいても当てはまる。オン状態では電子はソース
領域5、ボディ3、N拡散領域2、ドレイン領域1へと
流れる(電流は電子の流れと逆方向である)。従ってオ
ン抵抗は、ソース領域5に存在するソース抵抗RS 、U
溝40近傍においてボディ3に形成されるチャネルに存
在するチャネル抵抗RC 、N拡散領域2に存在する抵抗
RN 、ドレイン領域1に存在するドレイン抵抗RD によ
って決まる。
FETにおいても、オン電圧を低く抑えることができな
い。図19にU溝40近傍の構造を表す断面図とXX′
方向の(厚み方向の)不純物濃度のプロファイルを示
す。この構造は図17、図18のいずれに示すMOSF
ETにおいても当てはまる。オン状態では電子はソース
領域5、ボディ3、N拡散領域2、ドレイン領域1へと
流れる(電流は電子の流れと逆方向である)。従ってオ
ン抵抗は、ソース領域5に存在するソース抵抗RS 、U
溝40近傍においてボディ3に形成されるチャネルに存
在するチャネル抵抗RC 、N拡散領域2に存在する抵抗
RN 、ドレイン領域1に存在するドレイン抵抗RD によ
って決まる。
【0008】ところで、ソース抵抗RS はソース領域5
の不純物濃度の分布で定まる。従来の構造においてはソ
ース領域5はボディ3の表面からの不純物拡散によって
形成されるため、比較的高濃度に分布している不純物領
域5aは、ボディ3の表面近傍にのみ形成される。この
ためソース領域5における不純物濃度は図19のプロフ
ァイルに示されるように、ドレイン領域1へ向かうにつ
れて低く分布し、ソース抵抗RS もドレイン領域1に近
い部分で増大する。従って全体としてオン抵抗を低減す
ることが困難であった。
の不純物濃度の分布で定まる。従来の構造においてはソ
ース領域5はボディ3の表面からの不純物拡散によって
形成されるため、比較的高濃度に分布している不純物領
域5aは、ボディ3の表面近傍にのみ形成される。この
ためソース領域5における不純物濃度は図19のプロフ
ァイルに示されるように、ドレイン領域1へ向かうにつ
れて低く分布し、ソース抵抗RS もドレイン領域1に近
い部分で増大する。従って全体としてオン抵抗を低減す
ることが困難であった。
【0009】結局、従来の縦方向チャネルMOSゲート
構造を有する半導体装置ではソース領域の形成の微細化
が困難であり、本来は有利である微細化や高集積化への
対応が十分発揮できないという問題点があった。更には
オン抵抗を抑えることが困難であるという問題点もあっ
た。
構造を有する半導体装置ではソース領域の形成の微細化
が困難であり、本来は有利である微細化や高集積化への
対応が十分発揮できないという問題点があった。更には
オン抵抗を抑えることが困難であるという問題点もあっ
た。
【0010】この発明は、上記のような問題点を解消す
るためになされたもので、微細でかつオン抵抗が低く、
微細化や高集積化への対応が可能な半導体装置と、その
製造に適した製造方法を提供することを目的とする。
るためになされたもので、微細でかつオン抵抗が低く、
微細化や高集積化への対応が可能な半導体装置と、その
製造に適した製造方法を提供することを目的とする。
【0011】
【課題を解決するための手段】この発明にかかる半導体
装置は、第1及び第2主面を有する第1導電型の第1半
導体層と、第1主面上に形成された第2導電型の第2半
導体層と、第2半導体層上に選択的に形成された第1導
電型の第3半導体層と、第3半導体層の表面から第2半
導体層を貫通して第1半導体層まで達する溝と、少なく
とも第2半導体層に対峙する溝の内壁上に形成された誘
電体層と、誘電体層を介して溝の内壁上に形成された制
御電極と、第3半導体層に対峙する溝の内壁の一部の上
に形成され、制御電極を覆う、第1導電型の不純物を有
する絶縁体層とを備える。そして第3半導体層は溝近傍
において、その厚み方向に一様な不純物濃度を有する。
装置は、第1及び第2主面を有する第1導電型の第1半
導体層と、第1主面上に形成された第2導電型の第2半
導体層と、第2半導体層上に選択的に形成された第1導
電型の第3半導体層と、第3半導体層の表面から第2半
導体層を貫通して第1半導体層まで達する溝と、少なく
とも第2半導体層に対峙する溝の内壁上に形成された誘
電体層と、誘電体層を介して溝の内壁上に形成された制
御電極と、第3半導体層に対峙する溝の内壁の一部の上
に形成され、制御電極を覆う、第1導電型の不純物を有
する絶縁体層とを備える。そして第3半導体層は溝近傍
において、その厚み方向に一様な不純物濃度を有する。
【0012】また、この発明にかかる半導体装置の製造
方法は、第1及び第2主面を有する第1導電型の第1半
導体層を準備し、第2導電型の第2半導体層を第1主面
上に形成する。そして前記第2半導体層上に拡散阻止膜
を選択的に形成し、第2半導体層の表面のうち、前記拡
散阻止膜が存在しない領域から貫通して第1半導体層に
達し、第2半導体層表面近傍の第1領域と第1領域以外
の第2領域とを有する溝を形成する。この後、誘電体層
を第2領域において溝の内壁上に形成し、制御電極を誘
電体層上に形成し、ここまでで得られた構成の全面上に
第1導電型の拡散源不純物を有する絶縁体層を形成す
る。そして絶縁体層のうち、前記第2半導体層上に位置
する部分からの前記拡散源不純物の拡散を前記拡散阻止
膜で阻止しつつ、前記溝の内部に位置する部分から拡散
源不純物を拡散させて、少なくとも第1領域よりも第2
半導体層の厚み方向に長い第1導電型の第3半導体層
を、第2半導体層上であって溝に接して選択的に形成す
る。
方法は、第1及び第2主面を有する第1導電型の第1半
導体層を準備し、第2導電型の第2半導体層を第1主面
上に形成する。そして前記第2半導体層上に拡散阻止膜
を選択的に形成し、第2半導体層の表面のうち、前記拡
散阻止膜が存在しない領域から貫通して第1半導体層に
達し、第2半導体層表面近傍の第1領域と第1領域以外
の第2領域とを有する溝を形成する。この後、誘電体層
を第2領域において溝の内壁上に形成し、制御電極を誘
電体層上に形成し、ここまでで得られた構成の全面上に
第1導電型の拡散源不純物を有する絶縁体層を形成す
る。そして絶縁体層のうち、前記第2半導体層上に位置
する部分からの前記拡散源不純物の拡散を前記拡散阻止
膜で阻止しつつ、前記溝の内部に位置する部分から拡散
源不純物を拡散させて、少なくとも第1領域よりも第2
半導体層の厚み方向に長い第1導電型の第3半導体層
を、第2半導体層上であって溝に接して選択的に形成す
る。
【0013】
【作用】この発明における第3半導体層は、第2半導体
層上に位置する絶縁体層からの拡散源不純物の拡散が拡
散阻止膜で阻止されつつ、溝内部に設けられた拡散源不
純物を有する絶縁体層からの不純物拡散によって形成さ
れ、その不純物濃度は電流の流れる方向に対して一様に
分布し、また溝から離れるに従って低下する。このため
第3半導体層中で溝近傍を流れる電流によって発生する
電圧降下は低く抑えられ、また隣接する溝同士の間隔を
容易に狭めることができる。
層上に位置する絶縁体層からの拡散源不純物の拡散が拡
散阻止膜で阻止されつつ、溝内部に設けられた拡散源不
純物を有する絶縁体層からの不純物拡散によって形成さ
れ、その不純物濃度は電流の流れる方向に対して一様に
分布し、また溝から離れるに従って低下する。このため
第3半導体層中で溝近傍を流れる電流によって発生する
電圧降下は低く抑えられ、また隣接する溝同士の間隔を
容易に狭めることができる。
【0014】
【実施例】図1にこの発明の第1実施例であるNチャネ
ルパワーMOSFETの構造を示す。N+ 型半導体から
なるドレイン領域1、N型半導体からなるN拡散領域
(ドリフト層)2、P型半導体からなるボディ3がこの
順に積層されている。ボディ3の表面にはソース領域5
が選択的に形成されており、ここからボディ3を貫通し
てN拡散領域2に至る溝40が掘られている。溝40の
内部は、その底部からソース領域5の底部よりも上方の
位置までがゲート酸化膜13を介して埋込ゲート電極4
によって充填され、更に溝40の内部の上部にはN型不
純物を含んだ埋込み酸化膜15が充填されている。ソー
ス電極メタル6はソース領域5及びボディ3を短絡する
ように覆って形成されており、埋込ゲート電極4とは埋
込み酸化膜15によって絶縁されている。
ルパワーMOSFETの構造を示す。N+ 型半導体から
なるドレイン領域1、N型半導体からなるN拡散領域
(ドリフト層)2、P型半導体からなるボディ3がこの
順に積層されている。ボディ3の表面にはソース領域5
が選択的に形成されており、ここからボディ3を貫通し
てN拡散領域2に至る溝40が掘られている。溝40の
内部は、その底部からソース領域5の底部よりも上方の
位置までがゲート酸化膜13を介して埋込ゲート電極4
によって充填され、更に溝40の内部の上部にはN型不
純物を含んだ埋込み酸化膜15が充填されている。ソー
ス電極メタル6はソース領域5及びボディ3を短絡する
ように覆って形成されており、埋込ゲート電極4とは埋
込み酸化膜15によって絶縁されている。
【0015】ソース領域5は埋込酸化膜15からの不純
物拡散によって形成され、比較的高濃度の不純物領域5
aはソース領域5のうちの溝近傍に形成されている。
物拡散によって形成され、比較的高濃度の不純物領域5
aはソース領域5のうちの溝近傍に形成されている。
【0016】図2に第1実施例のMOSFETの溝近傍
の構造を表す断面図と、XX′方向の(厚み方向の)不
純物濃度のプロファイルを示す。この実施例ではソース
領域5の不純物濃度はその厚み方向で一様に分布する。
即ち破線で示す従来の不純物濃度の分布よりも、ソース
領域5の底部において不純物濃度が大きい。従ってソー
ス抵抗RS を従来の場合に比較して小さく抑えることが
できる。
の構造を表す断面図と、XX′方向の(厚み方向の)不
純物濃度のプロファイルを示す。この実施例ではソース
領域5の不純物濃度はその厚み方向で一様に分布する。
即ち破線で示す従来の不純物濃度の分布よりも、ソース
領域5の底部において不純物濃度が大きい。従ってソー
ス抵抗RS を従来の場合に比較して小さく抑えることが
できる。
【0017】更に、ソース領域5の幅Lは1μm以下
に、特に約300nm〜500nmに形成することがで
き、この場合においても溝近傍において比較的高濃度の
不純物領域5aを確保することができる。そのため、隣
接する溝同士の間隔を狭めることが容易であり、素子の
微細化、高集積化が可能となる。
に、特に約300nm〜500nmに形成することがで
き、この場合においても溝近傍において比較的高濃度の
不純物領域5aを確保することができる。そのため、隣
接する溝同士の間隔を狭めることが容易であり、素子の
微細化、高集積化が可能となる。
【0018】このような構造を有するMOSFETを実
現するための具体的な手法について説明する。図3乃至
図14に第2実施例として第1実施例のMOSFETの
製造方法を工程順に示す。
現するための具体的な手法について説明する。図3乃至
図14に第2実施例として第1実施例のMOSFETの
製造方法を工程順に示す。
【0019】ドレイン領域1となるN+ 型半導体基板上
にエピタキシャル成長法によってN拡散領域2を形成す
る(図3)。そしてボディ3の表面に酸化膜11を形成
し、これを介した注入等によってN拡散領域2の表面へ
とP型不純物を拡散し、ボディ3を形成する(図4)。
にエピタキシャル成長法によってN拡散領域2を形成す
る(図3)。そしてボディ3の表面に酸化膜11を形成
し、これを介した注入等によってN拡散領域2の表面へ
とP型不純物を拡散し、ボディ3を形成する(図4)。
【0020】この後酸化膜11を除去し、酸化を行って
ボディ3の表面に50nm〜70nm厚の窒化膜21
を、100nm以下の薄い酸化膜12を下地にして形成
し、更に厚いCVD酸化膜23を形成する。そして溝を
掘るべき領域において酸化膜12,13及び窒化膜21
を選択的に除去し、ボディ3を選択的に露呈させる(図
5)。薄い酸化膜12は望ましくは30nm〜100n
mの厚さとする。
ボディ3の表面に50nm〜70nm厚の窒化膜21
を、100nm以下の薄い酸化膜12を下地にして形成
し、更に厚いCVD酸化膜23を形成する。そして溝を
掘るべき領域において酸化膜12,13及び窒化膜21
を選択的に除去し、ボディ3を選択的に露呈させる(図
5)。薄い酸化膜12は望ましくは30nm〜100n
mの厚さとする。
【0021】次にCVD酸化膜23をエッチングマスク
として異方性エッチングを行ない溝40を掘る(図
6)。前述のように、隣接する溝の間隔Yは1.5〜
2.0μmにまで縮めることが可能である。MOSFE
Tのオン状態においてボディ3やチャネルが形成できる
ように、溝40はボディ3を貫通するように形成され
る。この後CVD酸化膜23を除去する。
として異方性エッチングを行ない溝40を掘る(図
6)。前述のように、隣接する溝の間隔Yは1.5〜
2.0μmにまで縮めることが可能である。MOSFE
Tのオン状態においてボディ3やチャネルが形成できる
ように、溝40はボディ3を貫通するように形成され
る。この後CVD酸化膜23を除去する。
【0022】次に窒化膜21によってボディ3の表面の
酸化を抑えつつ、酸化を行って溝40の内癖にゲート酸
化膜13を形成する(図7)。更にドープトポリシリコ
ン等の厚い導電性膜4aで溝40を完全に充填する。溝
40を完全に充填し、後工程でその頂部を平坦化するた
め、溝40の幅の1/2の寸法の約2.5〜3倍程度の
厚みに形成する(図8)。
酸化を抑えつつ、酸化を行って溝40の内癖にゲート酸
化膜13を形成する(図7)。更にドープトポリシリコ
ン等の厚い導電性膜4aで溝40を完全に充填する。溝
40を完全に充填し、後工程でその頂部を平坦化するた
め、溝40の幅の1/2の寸法の約2.5〜3倍程度の
厚みに形成する(図8)。
【0023】次に、形成された導電性膜4aをエッチバ
ック等によって平坦化する。これにより窒化膜21が露
呈し、溝40の内部にのみ導電性膜4aが残置される
(図9)。この後、窒化膜21によってボディ3の表面
の酸化を抑えつつ、導電性膜4aの上部を酸化して酸化
膜4bを形成し、その下部に導電性膜4aを残置して埋
込ゲート電極4とする(図10)。酸化膜4bの厚みは
ソース領域5の深さ方向の寸法を決定するため、ボディ
3よりも深く形成されることはない。
ック等によって平坦化する。これにより窒化膜21が露
呈し、溝40の内部にのみ導電性膜4aが残置される
(図9)。この後、窒化膜21によってボディ3の表面
の酸化を抑えつつ、導電性膜4aの上部を酸化して酸化
膜4bを形成し、その下部に導電性膜4aを残置して埋
込ゲート電極4とする(図10)。酸化膜4bの厚みは
ソース領域5の深さ方向の寸法を決定するため、ボディ
3よりも深く形成されることはない。
【0024】次に酸化膜4bと、これに接する部分の酸
化膜13を除去し、溝40の上部を露呈させる。これに
より、ボディ3は凹部41を有する(図11)。そして
窒化膜21を除去し、N型不純物を含む酸化膜15aを
CVD法により厚く形成して凹部41を埋め込む。そし
て熱処理を行うことによって酸化膜15aからボディ3
へと不純物を拡散させてN+ 型のソース領域5を形成す
る(図12)。例えば1020〜1021cm-3の不純物濃
度で燐(P)、砒素(As)を有する酸化膜を用いた場
合には、950℃、30分間の熱処理により、溝40近
傍における不純物濃度が5×1019cm-3以上となるソ
ース領域5を形成することができる。この拡散により、
ソース領域5は不純物濃度の分布がボディ3の厚み方向
に一様となる。しかも酸化膜12が拡散を阻止するの
で、溝40から遠ざかるにつれてソース領域5の不純物
濃度は減少してゆく。また溝40を先に形成してここか
ら拡散を行うため、ソース領域5は溝40について自己
整合的に形成されることになる。
化膜13を除去し、溝40の上部を露呈させる。これに
より、ボディ3は凹部41を有する(図11)。そして
窒化膜21を除去し、N型不純物を含む酸化膜15aを
CVD法により厚く形成して凹部41を埋め込む。そし
て熱処理を行うことによって酸化膜15aからボディ3
へと不純物を拡散させてN+ 型のソース領域5を形成す
る(図12)。例えば1020〜1021cm-3の不純物濃
度で燐(P)、砒素(As)を有する酸化膜を用いた場
合には、950℃、30分間の熱処理により、溝40近
傍における不純物濃度が5×1019cm-3以上となるソ
ース領域5を形成することができる。この拡散により、
ソース領域5は不純物濃度の分布がボディ3の厚み方向
に一様となる。しかも酸化膜12が拡散を阻止するの
で、溝40から遠ざかるにつれてソース領域5の不純物
濃度は減少してゆく。また溝40を先に形成してここか
ら拡散を行うため、ソース領域5は溝40について自己
整合的に形成されることになる。
【0025】この後、酸化膜15aを酸化膜12と共に
エッチングして平坦化することにより埋込酸化膜15が
残置され、ボディ3及びソース領域5が露呈する(図1
3)。CVD法で形成された酸化膜15aと比較して、
酸化膜12はそのエッチングレートが小さい場合がある
ので、図5において説明したように薄く形成しておく必
要がある。さもなければ酸化膜12を除去し尽くす前
に、溝40内の酸化膜15aまで除去されるおそれがあ
る。
エッチングして平坦化することにより埋込酸化膜15が
残置され、ボディ3及びソース領域5が露呈する(図1
3)。CVD法で形成された酸化膜15aと比較して、
酸化膜12はそのエッチングレートが小さい場合がある
ので、図5において説明したように薄く形成しておく必
要がある。さもなければ酸化膜12を除去し尽くす前
に、溝40内の酸化膜15aまで除去されるおそれがあ
る。
【0026】そして図13に示された構造の上面及び下
面にソース電極メタル6及びドレイン電極メタル7をそ
れぞれ形成し、第1実施例のMOSFETが形成される
(図14)。
面にソース電極メタル6及びドレイン電極メタル7をそ
れぞれ形成し、第1実施例のMOSFETが形成される
(図14)。
【0027】なお、導電性膜4aの上部を除去して埋込
電極4を残置する工程は、導電性膜4aを酸化しない方
法でもよい。平坦化の際のエッチングを過剰に行って凹
部51を堀り、ここに露呈したゲート酸化膜13を更に
エッチングして除去する方法も取ることができ、製造工
程が簡易になる。
電極4を残置する工程は、導電性膜4aを酸化しない方
法でもよい。平坦化の際のエッチングを過剰に行って凹
部51を堀り、ここに露呈したゲート酸化膜13を更に
エッチングして除去する方法も取ることができ、製造工
程が簡易になる。
【0028】上記実施例においてはNチャネルパワーM
OSFETについて説明したが、用いられる半導体の導
電型のすべてを逆にしたPチャネルパワーMOSFET
につていも、この発明を適用することができる。
OSFETについて説明したが、用いられる半導体の導
電型のすべてを逆にしたPチャネルパワーMOSFET
につていも、この発明を適用することができる。
【0029】更にこの発明の第3実施例として、図16
に示すように第1実施例のドレイン領域1をP+ 型の半
導体層22に交替した構造を有する絶縁ゲート型バイポ
ーラトランジスタ(IGBT)を提供することができ、
第1実施例と同様の効果を奏することができる。
に示すように第1実施例のドレイン領域1をP+ 型の半
導体層22に交替した構造を有する絶縁ゲート型バイポ
ーラトランジスタ(IGBT)を提供することができ、
第1実施例と同様の効果を奏することができる。
【0030】
【発明の効果】以上に説明したように、この発明によれ
ば、第3導体層の不純物濃度が、第2半導体の厚み方向
に一様となって形成されるため、この領域を流れる電流
に対する抵抗を小さく抑え、オン抵抗が低減した半導体
装置を得ることができる。また、第3半導体層の不純物
濃度が溝から離れるに従って低くなるため、溝近傍での
第3半導体の不純物濃度を低下させずに、第3半導体層
の溝の幅方向の長さを低減できるため、微細化、高集積
化が容易な半導体装置を提供することができる。
ば、第3導体層の不純物濃度が、第2半導体の厚み方向
に一様となって形成されるため、この領域を流れる電流
に対する抵抗を小さく抑え、オン抵抗が低減した半導体
装置を得ることができる。また、第3半導体層の不純物
濃度が溝から離れるに従って低くなるため、溝近傍での
第3半導体の不純物濃度を低下させずに、第3半導体層
の溝の幅方向の長さを低減できるため、微細化、高集積
化が容易な半導体装置を提供することができる。
【図1】この発明の第1実施例を示す断面斜視図であ
る。
る。
【図2】この発明の第1実施例を説明する説明図であ
る。
る。
【図3】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図4】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図5】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図6】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図7】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図8】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図9】この発明の第2実施例を工程順に示す断面図で
ある。
ある。
【図10】この発明の第2実施例を工程順に示す断面図
である。
である。
【図11】この発明の第2実施例を工程順に示す断面図
である。
である。
【図12】この発明の第2実施例を工程順に示す断面図
である。
である。
【図13】この発明の第2実施例を工程順に示す断面図
である。
である。
【図14】この発明の第2実施例を工程順に示す断面図
である。
である。
【図15】凹部51を掘る工程を示す断面図である。
【図16】この発明の第3実施例を示す断面斜視図であ
る。
る。
【図17】従来の技術を示す断面図である。
【図18】従来の技術を示す断面図である。
【図19】従来の技術を示す説明図である。
1 ドレイン領域 2 N拡散領域 3 ボディ 4 埋込みゲート電極 5 ソース領域 13 ゲート酸化膜 15 埋込み酸化膜
Claims (2)
- 【請求項1】 第1及び第2主面を有する第1導電型の
第1半導体層と、 前記第1主面上に形成された第2導電型の第2半導体層
と、 前記第2半導体層上に選択的に形成された第1導電型の
第3半導体層と、 前記第3半導体層の表面から前記第2半導体層を貫通し
て前記第1半導体層まで達する溝と、 少なくとも前記第2半導体層に対峙する前記溝の内壁上
に形成された誘電体層と、 前記誘電体層を介して前記溝の内壁上に形成された制御
電極と、 前記第3半導体層に対峙する前記溝の内壁の一部の上に
形成され、第1導電型の不純物を有する絶縁体層と、 を備え、 前記第3半導体層は前記溝近傍において、その厚み方向
に一様な不純物濃度を有する半導体装置。 - 【請求項2】 (a)第1及び第2主面を有する第1導
電型の第1半導体層を準備する工程と、 (b)第2導電型の第2半導体層を前記第1主面上に形
成する工程と、(b’)前記第2半導体層上に拡散阻止膜を選択的に形
成する工程と、 (c)前記第2半導体層の表面のうち、前記拡散阻止膜
が存在しない領域から貫通して前記第1半導体層に達
し、前記第2半導体層表面近傍の第1領域と前記第1領
域以外の第2領域とを有する溝を形成する工程と、 (d)誘電体層を前記第2領域において前記溝の内壁上
に形成する工程と、 (e)制御電極を前記誘電体層上に形成する工程と、 (f)第1導電型の拡散源不純物を有する絶縁体層を前
記工程(e)までで得られた構成の全面上に形成する工
程と、 (g)前記絶縁体層のうち、前記第2半導体層上に位置
する部分からの前記拡散源不純物の拡散を前記拡散阻止
膜で阻止しつつ、前記溝の内部に位置する部分から前記
拡散源不純物を拡散させて、少なくとも前記第1領域よ
りも前記第2半導体層の厚み方向に長い第1導電型の第
3半導体層を、前記第2半導体層上であって前記溝に接
して選択的に形成する工程と、 を備える半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4029561A JP2837014B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置及びその製造方法 |
US07/980,691 US5298780A (en) | 1992-02-17 | 1992-11-24 | Semiconductor device and method of fabricating same |
GB9224693A GB2264388B (en) | 1992-02-17 | 1992-11-25 | Semiconductor device and method of fabricating same |
DE4242558A DE4242558C2 (de) | 1992-02-17 | 1992-12-16 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4029561A JP2837014B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05226661A JPH05226661A (ja) | 1993-09-03 |
JP2837014B2 true JP2837014B2 (ja) | 1998-12-14 |
Family
ID=12279552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4029561A Expired - Fee Related JP2837014B2 (ja) | 1992-02-17 | 1992-02-17 | 半導体装置及びその製造方法 |
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Country | Link |
---|---|
US (1) | US5298780A (ja) |
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DE (1) | DE4242558C2 (ja) |
GB (1) | GB2264388B (ja) |
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