JPH05304297A - 電力用半導体装置およびその製造方法 - Google Patents

電力用半導体装置およびその製造方法

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JPH05304297A
JPH05304297A JP5034826A JP3482693A JPH05304297A JP H05304297 A JPH05304297 A JP H05304297A JP 5034826 A JP5034826 A JP 5034826A JP 3482693 A JP3482693 A JP 3482693A JP H05304297 A JPH05304297 A JP H05304297A
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insulating film
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gate electrode
oxide film
base region
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信光 ▲高▼橋
Nobumitsu Takahashi
美朝 ▲高▼橋
Yoshitomo Takahashi
Hitoshi Kubota
等 久保田
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NEC Corp
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    • H01L29/456—Ohmic electrodes on silicon

Abstract

(57)【要約】 【目的】 電力用半導体装置のセルサイズを縮小する。 【構成】 ゲート電極３の側部を側面酸化膜５により覆
い、また、この側面酸化膜５間のシリコン基板１の表面
からベース領域６に到達する深さの溝にタングステン膜
８を埋設する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用半導体装置に関
し、特に縦型ＭＯＳ電界効果トランジスタのセル構造並
びにその製造方法に関する。
【０００２】
【従来の技術】従来の電力用半導体装置のセルは、図５
に示すように、Ｎ型シリコン基板１に形成されたＰ型の
ベース領域６と、このベース領域６に形成されたＮ型の
ソース領域７と、ゲート酸化膜２を介して形成されたポ
リシリコン膜からなるゲート電極３とから主に構成され
ていた。そしてゲート電極３の側面がフォトリソグラフ
ィ技術を用いてエッチングにより残された層間酸化膜４
の一部により覆われ、この残された層間酸化膜４の間の
開口部の基板表面のチャネル部を形成するベース領域６
およびソース領域７には、アルミニウムなどの導電性金
属からなるソース電極９が形成されていた。
【０００３】図５に示すような構造の縦型ＭＯＳ電界効
果トランジスタは、例えば次のような工程により形成さ
れる。まずＮ型シリコン基板１上に酸化膜２を厚さ10〜
200nmに形成し、さらにポリシリコン膜をＣＶＤ法によ
り厚さ 100〜1000nm堆積しリンの拡散によりＮ型ポリシ
リコンとしたのちパターニングしてゲート電極３を形成
する。次にホトリソグラフィ技術を用いてボロンのイオ
ン注入と押込を行い、ベース領域６を形成する。次にホ
トリソグラフィ技術を用いてリンのイオン注入と押込を
行い、ベース領域６の内部にソース領域７を形成する。
このとき、ソース領域７は、その表面内側、すなわちソ
ース領域間にベース領域６が残るよう形成する。さらに
全面にＰＳＧ等で厚さ 100〜2000nmの層間酸化膜４を形
成し、ホトリソグラフィ技術により選択的にベース領域
上に開口部を形成し、次いでアルミニウムを蒸着したの
ちパターニングしソース電極９を形成する。
【０００４】図５に示す従来の電力用半導体装置のセル
12Ａでは、フォトリソグラフィ技術を用いて、層間酸化
膜４を選択的にエッチングすることにより、ゲート電極
３の側面を層間酸化膜で覆っているので、露光時の目合
せマージン 0.5μｍおよび横方向エッチングに対するマ
ージン１μｍ程度をとる必要があるため、セル12Ａのサ
イズが大きくなるという欠点があった。また、ベース領
域６が電気的にフローティングになることを防ぐための
ソース領域７間にベース領域６の表面（以下バックゲー
ト部11Ａと呼ぶ）を残すようにソース領域７を形成する
為にホトリソグラフィ技術を用いているが、この時も露
光時の目合せもマージン 0.5μｍおよび横方向エッチン
グに対するマージン１μｍをとる必要があるため、更に
セルのサイズが大きくなるとい欠点があった。
【０００５】例えば60Ｖ耐圧品の場合、従来のゲート電
極３と開口部迄の距離10は目合せ等のマージンを含んで
2.5μｍ以上必要であった。また、ソース領域形成時の
拡散マージンと目合せマージンとバックゲート部11Ａの
最小幅２μｍを考慮するとバックゲート部のサイズは５
μｍ以上必要であった。このため電力用半導体装置の集
積化が妨げられるという問題点があった。
【０００６】また、従来の電力用縦型のトレンチ型ＭＯ
Ｓ電界効果トランジスタでは、図６に示すように、シリ
コン基板21上にドレイン領域22、ベース領域23、ソース
領域24を形成し、ベース領域23およびソース領域24中に
設けられた溝の中に、ゲート酸化膜25によって絶縁され
た、ポリシリコンのゲート電極26を形成している。ゲー
ト電極26の上部は層間絶縁膜27によって絶縁され、更に
その上にアルミニウムのソース電極28を形成している。
またバックゲート部を形成するコンタクトホールには、
タングステン電極29が埋めこまれ、ソース電極28とソー
ス領域24、ベース領域23とを接続している。
【０００７】以下、Ｎチャネル型の場合について、製造
プロセスを説明する。60Ｖ耐圧品の場合、２×1018／cm
3 程度にアンチモンをドープしたＮ+ 型シリコン基板
に、１Ωcm程度にリンをドープさせた、Ｎ型のドレイン
領域となる厚さ約20μｍのエピ層をエピタキシャル成長
させたものを、基板として使用する。まず、レジストマ
スク等を用いたイオン注入および熱拡散により、Ｐ型の
ベース領域を形成する。次に同じくレジストマスク等を
用いたイオン注入および熱拡散によりＮ型のソース領域
を形成する。次にフォトレジスト法と異方性エッチング
により、トレンチ溝を形成し、その上に酸化膜を約 100
nm（ナノメータ）形成し、フォトレジスト法により、ゲ
ート酸化膜を残して除去する。
【０００８】次に約 600nmのポリシリコンをＬＰＣＶＤ
により堆積し、シート抵抗が約11Ω／□になるようにリ
ン拡散し、フォトレジスト法により選択的にゲート電極
を形成する。次に層間膜をＣＶＤにより成長させ、フォ
トレジスト法と異方性エッチングによりバックゲート部
にコンタクトホール穴をあけ、選択ＣＶＤによりタング
ステンを成長させ電極を形成する。最後にスパッタ法に
よりアルミニウムのソース電極を形成する。
【０００９】図６に示すような従来の構造では、フォト
レジスト法によりバックゲート部にコンタクトホールを
形成するため、目合せと、横方向エッチングに対するマ
ージンをとる必要があり、60Ｖ耐圧品の場合コンタクト
ホールとゲート電極の距離は2.5μｍ以上必要であっ
た。またタングステン電極の横幅は５μｍ以上必要であ
った。
【００１０】
【発明が解決しようとする課題】以上のように、電力用
縦型ＭＯＳ電界効果トランジスタでは、フォトリソグラ
フィー時の目合わせ精度および横方向のエッチングに対
するマージンのため、バックゲート部の微細化には限界
があった。
【００１１】
【課題を解決するための手段】本発明の電力用半導体装
置は、第１導電型半導体のドレイン領域と、このドレイ
ン領域に接して形成された第２導電型のベース領域と、
このベース領域に接して形成された第１導電型のソース
領域と、前記ソース領域と前記ドレイン領域との間に前
記ベース領域を位置させるように前記ソース領域と前記
ベース領域と前記ドレイン領域とを覆うゲート絶縁膜
と、このゲート絶縁膜上に形成されたゲート電極と、こ
のゲート電極と前記ゲート絶縁膜との側面でかつ前記ソ
ース領域上に形成された側面絶縁膜と、この側面絶縁膜
の表面と整合するように形成されて、前記半導体表面か
ら前記ベース領域に達する溝と、この溝の内部に埋め込
まれた金属膜とを含むものである。
【００１２】又、本発明によるならば、第１導電型半導
体のドレイン領域と、このドレイン領域に接して形成さ
れた第２導電型のベース領域と、このベース領域に接し
て形成された第１導電型のソース領域と、前記ソース領
域と前記ドレイン領域との間に前記ベース領域を位置さ
せるように前記ソース領域と前記ベース領域と前記ドレ
イン領域とを覆うゲート絶縁膜と、このゲート絶縁膜上
に形成されたゲート電極と、前記ソース領域に接続され
たソース電極とを有する電力用半導体装置の製造方法に
おいて、前記ゲート電極上に層間絶縁膜を形成した後
に、全面に絶縁膜を形成し、該絶縁膜に異方性エッチン
グを行って前記ゲート電極の端面側に該絶縁膜からなる
側面絶縁膜を形成し、該側面絶縁膜をマスクとしてエッ
チングを行って前記ソース領域に溝を成形し、該溝に金
属を埋め込み、該金属に電気的に接触するように前記ソ
ース電極を形成することを特徴とする電力用半導体装置
果の製造方法が提供される。
【００１３】
【作用】このように本発明では、ゲート電極側面の、異
方性エッチングによって残った側面絶縁膜、たとえば側
面酸化膜と、この側面酸化膜によって自己整合的に形成
される電極、たとえば金属電極を備えている。溝（コン
タクトホール）内の金属電極の形成がゲート電極に対し
て自己整合的に行なわれることにより、従来のフォトレ
ジスト法によって形成される場合に必要だった目合わせ
のマージンおよび横方向エッチングに対するマージンが
不要となり、従来構造と比較して、微細化を図ることが
可能となる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例の断面図であり、
本発明をＮチャネル縦型ＭＯＳ電界効果トランジスタに
適用した場合を示している。以下図２を併用して製造方
法と共に説明する。
【００１５】まず図２（ａ）に示すように、Ｎ型シリコ
ン基板１上に厚さ10〜200nm の酸化膜２Ａを形成する。
次いで厚さ 100〜1000nmのポリシリコン膜３ＡをＣＶＤ
法により形成したのちリンを拡散しＮ型とする。次いで
厚さ 100〜1000nmのＰＳＧ等の層間酸化膜４を形成す
る。次に、図２（ｂ）に示すように、層間酸化膜４、ポ
リシリコン膜３Ａ及び酸化膜２Ａをパターニングし、ゲ
ート酸化膜２及びゲート電極３を形成する。次いでボロ
ンをイオン注入や拡散によりシリコン基板に導入しチャ
ネルを形成するＰ型のベース領域６を形成する。次いで
リンを導入し、ベース領域６内にソース領域７を形成す
る。
【００１６】次に図２（ｃ）に示すように、ＣＶＤ法に
より全面にＰＳＧ膜を形成したのち異方性エッチング
し、ゲート電極３とゲート酸化膜２の側面を覆う側面酸
化膜５を形成する。次に図２（ｄ）に示すように、側面
酸化膜５をマスクとして異方性エッチングによりシリコ
ン基板表面からベース領域６に達する溝８Ａをセルフア
ラインで形成する。そのあと、図２（ｅ）に示すよう
に、溝８Ａを選択ＣＶＤ法により厚さ0.3〜２μｍのタ
ングステン膜８で埋める。次いで全面にアルミニウム膜
を蒸着したのち、パターニングしてタングステン膜８に
接続するソース電極９を形成する。かくして、図１に示
すような、縦型ＭＯＳ電界効果トランジスタが形成され
る。
【００１７】このように構成された本実施例によれば、
従来フォトリソグラフィ技術により形成されていたゲー
ト電極側面の酸化膜及びバックゲート部が、フォトリソ
グラフィ技術を用いることなく形成できる。すなわち側
面の酸化膜は異方性エッチングによる側面酸化膜５とし
て、またバックゲート部11の幅はセルフアラインで形成
した溝をタングステン膜８で埋めることにより形成でき
る。
【００１８】従って従来の電力用半導体装置に比べ、側
面の酸化膜形成時のマージン 3.0μｍとバックゲート形
成時のマージン 3.0μｍとが不要となるため、セル12の
サイズを 6.0μｍ縮小することができる。このことは、
例えば60Ｖ耐圧品の場合、セルサイズが25μｍから19μ
ｍ以下となるため、セルの単位面積当たりのオン抵抗は
約20％改善されることになる。
【００１９】次に本発明の別の実施例について図面を参
照して説明する。図３は本発明の一実施例のトレンチ型
電界効果トランジスタを示す断面図である。Ｎ型のシリ
コン基板21上にエピタキシャルシリコン成長層によるＮ
型のドレイン領域22，Ｐ型のベース領域23，Ｎ型のソー
ス領域24が形成され、Ｎ型のソース領域24の表面からソ
ース領域24，ベース領域23を貫通し、ドレイン領域22内
に達するトレンチ34が形成されている。ベース領域23の
トレンチ内壁部がチャンネル領域となる。トレンチの内
壁上からソース領域の表面上にかけてゲート酸化膜25及
びゲート電極26が形成され、ゲート電極上に層間絶縁膜
27が形成されている。さらに、ソース領域24上における
ゲート電極26の側端面には層間絶縁膜27とは異なる側面
絶縁膜30が形成され、側面絶縁膜30の外面下に内壁が位
置するように、すなわち自己整合的にコンタクトホール
33が形成され、このコンタクトホール内にバックゲート
バイアスを印加するタングステン電極29が充填されてソ
ース領域およびベース領域に接続している。また層間絶
縁膜上を延在するソース電極28がタングステン電極29に
接続している。
【００２０】図４は上記実施例の製造プロセスの各段階
における断面図である。まず、Ｎ型のシリコン基板21上
のエピタキシャル成長層をＮ型のドレイン領域22とし、
Ｐ型拡散層のベース領域23およびＮ型拡散層のソース領
域24は、フォトレジスト法およびイオン注入、あるいは
熱拡散により形成する（図４（ａ））。次に、フォトレ
ジスト法と異方性エッチング法により、トレンチ溝34を
形成し、ゲート酸化膜25、ゲート電極26となるポリシリ
コン、酸化膜の層間絶縁膜27を成長、堆積させる（図４
（ｂ））。次にフォトレジスト法により、それらを選択
的に除去（図４（ｃ））したあと、酸化膜31を全面に成
長させる（図４（ｄ））。次に、酸化膜31の異方性エッ
チングにより、側面酸化膜30すなわちサイドウォール30
のみを残し他の部分を除去する（図４（ｅ））。次に、
層間絶縁膜27上にレジストマスク32を形成する。このレ
ジストマスク21のパターンは層間絶縁膜27のパターンと
厳密に一致している必要はなく、多少は側面酸化膜30上
をオーバーラップしていても差支えない。次に、側面酸
化膜30をマスクとして異方性エッチングにより、ゲート
電極26に対して自己整合的にコンタクトホール33を形成
する（図４（ｆ））。次に、レジストマスク32を除去
し、コンタクトホール33にタングステンを充填すること
により、ゲート電極26に対して自己整合的にタングステ
ン電極29を形成し、蒸着法、ＰＲ法によりソース電極28
を形成して図３に示すトランジスタを構成させる。
【００２１】一例として、フォトレジスト法の目合わせ
マージンが 0.5μｍ、横方向エッチングマージン１μｍ
の場合、横方向の寸法を３μｍ縮小可能となる。ベース
幅は10μｍから７μｍへ30％の縮小が可能となる。
【００２２】尚、上記実施例はＮチャンネル型電界効果
トランジスタについて説明したが、図１および図３にお
けるＰ型領域をＮ型領域に変更しＮ型領域をＰ型領域に
変更することによってＰチャンネル型電界効果トランジ
スタを得る事も勿論可能である。
【００２３】
【発明の効果】以上説明したように本発明によれば、セ
ル部のゲート電極の側面が異方性エッチングで残された
側面酸化膜によって覆われ、更にバックゲート部がセル
フアラインで形成されるため、セルサイズが小さく高集
積化された電力用半導体装置が得られるという効果があ
る。従って、従来のフォトレジスト法による形成の場合
に比べ微細化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図。
【図２】図１に示す本発明の一実施例の製造方法を説明
するための断面図。
【図３】本発明の一実施例のトレンチ型電界効果トラン
ジスタを示す断面図。
【図４】図３に示す本発明の一実施例のトレンチ型電界
効果トランジスタの製造方法を示す断面図。
【図５】従来の電力用半導体装置の一例の断面図。
【図６】従来技術のトレンチ型電界効果トランジスタを
示す図。
【符号の説明】
１ Ｎ型シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 層間酸化膜 ５ 側面酸化膜 ６ ベース領域 ７ ソース領域 ８ タングステン膜 ９ ソース電極 11、11Ａ バックゲート部 12、12Ａ セル 21 シリコン基板 22 ドレイン領域 23 ベース領域 24 ソース領域 25 ゲート酸化膜 26 ゲート電極 27 層間酸化膜 28 ソース電極 29 タングステン電極 30 側面酸化膜 31 酸化膜 32 レジストマスク 33 コンタクトホール 34 トレンチ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体のドレイン領域と、こ
    のドレイン領域に接して形成された第２導電型のベース
    領域と、このベース領域に接して形成された第１導電型
    のソース領域と、前記ソース領域と前記ドレイン領域と
    の間に前記ベース領域を位置させるように前記ソース領
    域と前記ベース領域と前記ドレイン領域とを覆うゲート
    絶縁膜と、このゲート絶縁膜上に形成されたゲート電極
    と、このゲート電極と前記ゲート絶縁膜との側面でかつ
    前記ソース領域上に形成された側面絶縁膜と、この側面
    絶縁膜の表面と整合するように形成されて、前記半導体
    表面から前記ベース領域に達する溝と、この溝の内部に
    埋め込まれた金属膜とを含むことを特徴とする電力用半
    導体装置。
  2. 【請求項２】 前記ドレイン領域は、第１導電型の半導
    体基板で形成されており、前記ベース領域は、前記半導
    体基板内に形成され、半導体基板表面に一致した表面を
    有しており、前記ソース領域は、前記ベース領域内に形
    成され、半導体基板表面に一致した表面を有しており、
    前記ゲート絶縁膜は、前記ベース領域間でかつ前記ソー
    ス領域間の前記半導体基板上に形成されていることを特
    徴とする請求項１に記載の電力用半導体装置。
  3. 【請求項３】 前記ドレイン領域は、第１導電型半導体
    基板上に形成された第１導電型の第１の半導体層で形成
    されており、前記ベース領域は、前記第１の半導体層上
    に形成された第２導電型の第２の半導体層で形成されて
    おり、前記ソース領域は、前記第２の半導体層上に形成
    された第１導電型の第３の半導体層で形成されており、
    前記第３の半導体層の表面から前記第２の半導体層を貫
    通し前記第１の半導体層内に達するようにトレンチが形
    成されており、前記ゲート絶縁膜は、前記トレンチの内
    壁に被着形成されており、前記ゲート電極は、前記ゲー
    ト絶縁膜上を前記トレンチ内から前記第３の半導体層の
    表面上にかけて形成されており、前記トレンチの内壁部
    をチャンネル領域とし、前記ゲート電極上に層間絶縁膜
    が形成され、前記第３の半導体層の表面から前記第２の
    半導体層内に達するように前記溝が形成されており、前
    記金属膜は、前記溝内に形成されて前記第２および第３
    の半導体層に接続しており、前記側面絶縁膜は、前記第
    ３の半導体層上における前記ゲート電極の端面側に、前
    記層間絶縁膜とは異なるものとして形成されており、前
    記側面絶縁膜の外面下に内壁が位置するように前記溝が
    形成されていることを特徴とする請求項１に記載の電力
    用半導体装置。
  4. 【請求項４】 第１導電型半導体のドレイン領域と、こ
    のドレイン領域に接して形成された第２導電型のベース
    領域と、このベース領域に接して形成された第１導電型
    のソース領域と、前記ソース領域と前記ドレイン領域と
    の間に前記ベース領域を位置させるように前記ソース領
    域と前記ベース領域と前記ドレイン領域とを覆うゲート
    絶縁膜と、このゲート絶縁膜上に形成されたゲート電極
    と、前記ソース領域に接続されたソース電極とを有する
    電力用半導体装置の製造方法において、前記ゲート電極
    上に層間絶縁膜を形成した後に、全面に絶縁膜を形成
    し、該絶縁膜に異方性エッチングを行って前記ゲート電
    極の端面側に該絶縁膜からなる側面絶縁膜を形成し、該
    側面絶縁膜をマスクとしてエッチングを行って前記ソー
    ス領域に溝を成形し、該溝に金属を埋め込み、該金属に
    電気的に接触するように前記ソース電極を形成すること
    を特徴とする電力用半導体装置果の製造方法。
JP5034826A 1992-01-29 1993-01-29 電力用半導体装置およびその製造方法 Pending JPH05304297A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1357592 1992-01-29
JP4-13575 1992-02-28
JP4-42698 1992-02-28
JP4269892 1992-02-28

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