KR100210331B1 - 수평 이중 확산 mos 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 일정한 길이를 갖는 채널 영역을 형성시킴으로서 스위칭 속도가 개선된 수평 이중 확산 MOS 트랜지스터의 제조 방법에 관한 것이다. 이는, 소정 형상의 산화막 패턴이 형성된 제1도전형의 실리콘 기판을 준비하는 단계; 상기 실리콘 기판에 폴리실리콘을 소정 두께로 증착시키고 패터닝시켜서 소정 형상의 게이트 폴리를 형성하는 단계; 상기 실리콘 기판의 제2도전형 바디 형성 영역에 대응되는 포토레지스트의 제1패턴을 상기 결과물에 형성시키는 단계; 고에너지의 이온 주입 공정에 의하여 상기 결과물에 제2도전형의 불순물 이온을 주입시켜서 제2도전형 바디 영역을 형성시키고 상기 포토레지스트의 제1패턴을 제거하는 단계; 상기 실리콘 기판의 제2도전형 플러그 형성 영역에 대응되는 포토레지스트의 제2패턴을 상기 결과물에 형성시키는 단계; 상기 결과물에 제1도전형의 불순물 이온을 주입시키고 상기 포토레지스트의 제2패턴을 제거하는 단계; 상기 실리콘 기판의 제2도전형 플러그 형성 영역을 노출시키는 포토레지스트의 제3패턴을 상기 결과물에 형성시키는 단계; 결과물에 제2도전형의 불순물 이온을 주입시키고 포토레지스트의 제3패턴을 제거하는 단계; 상기 결과물에 소정 형상의 패턴을 구비하는 산화막을 적층시키고 메탈 배선을 형성시키는 단계로 이루어진 수평 이중 확산 MOS 트랜지스터의 제조 방법에 의하여 달성된다. 따라서, 본 발명에 따르면, 고에너지 상태의 이온 주입 공정에 의하여 제2도전형 바디 영역을 제1도전형의 실리콘 기판에 형성시키고 게이트 폴리를 셀프 얼라인 하는 방식으로 제2도전형의 바디 영역에 소오스 확산 영역을 형성시킴으로서 제2도전형의 바디 영역을 형성시키기 위한 고온 공정을 요구하지 않고 또한 일정한 길이의 채널 영역을 형성시킴으로서 수평 이중 확산 MOS 트랜지스터의 제조 공정을 간단하게 수행하고 또한 MOS 트랜지스터의 스위칭 속도를 향상시킬 수 있다.

Description

수평 이중 확산 MOS 트랜지스터의 제조 방법
본 발명은 전력 MOS 트랜지스터로 사용되는 이중 확산 MOS 트랜지스터에 관한 것으로, 특히 고에너지의 이온 주입 공정에 의하여 채널 영역을 한정하는 P-바디 영역을 형성시키고 게이트 폴리를 셀프 얼라인으로 하여 드레인/소오스 확산 영역을 형성시킴으로서 일정한 채널 길이를 확보하여 스위칭 속도를 향상시킬 수 있는 수평 이중 확산 MOS 트랜지스터에 관한 것이다.
일반적으로, MOS 트랜지스터의 스위칭 속도는 채널 도핑, 채널 길이 및 디바이스의 정전 용량에 관련되어 있다. 스위칭 속도를 향상시키기 위하여 채널내의 불순물 농도를 적게 형성하고 채널 길이를 극소화시키며 또한 디바이스의 정전 용량을 최소화시켜야 한다.
MOS 트랜지스터의 스위칭 속도를 향상시킬 수 있도록 1㎛ 이하 정도의 길이를 갖는 채널을 형성시키기 위하여 확산 공정에 의해서 채널 영역 및 소스 영역이 형성되는 수평 이중 확산 MOS 트랜지스터(lateral double diffused MOS Tr.)를 개발하였다.
예를 들면, Wia T. Ng 및 Oh-Kyoung Kwon 등이 1993년 7월 1일에 미합중국 특허청에 특허출원하고 1994년 11월 29일에 METHOD FOR FORMING A SELF-ALIGNED LATERAL DMOS TRANSISTOR 이라는 명칭으로 특허공고된 공고 번호 제 5,369,045 호에는 수평 이중 확산 MOS 트랜지스터가 예시되어 있다. 즉, 상기 특허 공고에 따르면, 수평 이중 확산 MOS 트랜지스터는 N형 드레인 영역이 형성된 반도체 기판에 P형 불순물을 주입시키고 확산시킴으로서 형성되는 P-바디 영역에 p형 불순물이 과량으로 주입된 P형 플러그와 N형 불순물로 이루어진 소오스 확산 영역이 형성되고 상기 P-바디 영역으로부터 소정 거리 이격된 위치에 드레인 확산 영역이 형성된 구조로 이루어진다.
이러한 수평 이중 확산 MOS 트랜지스터는 N형 드레인 영역 상부에 형성되는 산화막을 소정 형상으로 패터닝시킨 후 소오스 영역 및 채널 영역만을 선택하여 P형 이온 주입 및 확산 공정에 의하여 P-바디 영역을 형성하고 이 후에 형성되는 게이트 폴리를 이온 주입 마스크로 하여서 N형 소오스/드레인 확산 영역을 형성시킨다. 그리고, P-바디 영역에 P형 플러그를 형성시킨 후 콘택 및 메탈 배선 공정을 수행하여 N형 소오스/드레인 확산 영역에 소오스 전극 및 드레인 전극을 형성시킴으로서 제조된다.
따라서, 수평 이중 확산 MOS 트랜지스터는 표면 전하와 기판의 낮은 도핑 농도 때문에 P형 확산 채널에 이웃하여 있는 게이트 폴리의 아래 영역은 강하게 반전이 이루어진다. 실제적인 채널 길이는 P형 불순물이 확산된 P-바디 영역과 N형 불순물의 측면 확산에 대한 차로 결정되므로 마스크, 에칭 사진 식각 기술 또는 마스크의 배열 오차에 무관하게 정밀한 채널이 얻어지는 장점을 갖는다.
그러나, 상기된 바와 같이, P형 바디 이온 주입 및 확산 공정을 거친 후 게이트 폴리실리콘을 형성하고 상기 폴리실리콘을 이용하는 자체 정렬 공정에 의하여 N형 소오스/드레인 영역을 형성시키는 경우에 있어서 게이트 폴리의 오정렬에 의한 채널 길이가 달라지는 문제점이 야기된다.
또한, 폴리실리콘에 의한 게이트 폴리 형성후에 P형 불순물을 이온 주입시킨 후 확산 공정을 형성시키는 경우에 상기 폴리실리콘에 도핑되어 있는 불순물이 게이트 산화막을 관통하여 실리콘 기판에 침투함으로서 채널의 농도를 변화시키며 그 결과 문턱 전압을 변화시키는 문제점이 야기된다.
상기된 바와 같은 종래의 문제점을 해소시키기 위한 본 발명의 기술적 과제는 폴리실리콘에 의한 게이트 폴리 형성후 고에너지의 이온 주입 공정에 의하여 실리콘 기판에 P형 불순물을 이온 주입시켜 P-바디 영역을 형성시킴으로서 고온 확산 공정을 필요로 하지 않고 일정한 채널 길이를 확보할 수 있는 수평 이중 확산 MOS 트랜지스터의 제조 방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명의 실시예에 따른 수평 이중 확산 MOS 트랜지스터의 제조 방법을 순차적으로 도시한 단면도이다.
도면의 주요 부분에 대한 부호 설명
200. 수평 이중 확산 MOS 트랜지스터 210. 제1도전형의 실리콘 기판
211. 제2도전형의 바디 영역 212. 소오스 확산 영역
213. 드레인 확산 영역 214. 제2도전형의 플러그 영역
221. 산화막 패턴 222. 절연막
231. 게이트 폴리 232. 소오스 전극
233. 드레인 전극
상기된 기술적 과제를 달성하기 위한 일실시예에 따르면, 본 발명은 소정 형상의 산화막 패턴이 형성된 제1도전형의 실리콘 기판을 준비하는 단계; 상기 실리콘 기판에 폴리실리콘을 소정 두께로 증착시키고 패터닝시켜서 소정 형상의 게이트 폴리를 형성하는 단계; 상기 실리콘 기판의 제2도전형 바디 형성 영역에 대응되는 포토레지스트의 제1패턴을 상기 결과물에 형성시키는 단계; 고에너지의 이온 주입 공정에 의하여 상기 결과물에 제2도전형의 불순물 이온을 주입시켜서 제2도전형 바디 영역을 형성시키고 상기 포토레지스트의 제1패턴을 제거하는 단계; 상기 실리콘 기판의 제2도전형 플러그 영역에 대응되는 포토레지스트의 제2패턴을 상기 결과물에 형성시키는 단계; 상기 결과물에 제1도전형의 불순물 이온을 주입시키고 상기 포토레지스트의 제2패턴을 제거하는 단계; 상기 실리콘 기판의 제2도전형 플러그 영역을 노출시키는 포토레지스트의 제3패턴을 상기 결과물에 형성시키는 단계; 결과물에 제2도전형의 불순물 이온을 주입시키고 포토레지스트의 제3패턴을 제거하는 단계; 상기 결과물에 소정 형상의 패턴을 구비하는 산화막을 적층시키고 메탈 배선을 형성시키는 단계로 이루어진 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법을 제공한다.
본 발명의 일실시예에 따르면, 제2도전형 바디 영역은 80KeV 내지 300KeV 정도의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 2.0E12 내지 8.0E12 정도의 P형 불순물 이온을 주입시킴으로서 형성되고, 소오스 확산 영역 및 드레인 확산 영역은 50KeV 내지 80KeV 정도의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 3.0E15 내지 1.0E16 정도의 N형 불순물 이온을 주입시킴으로서 형성되며, 상기 P형 플러그 영역은 40KeV 내지 80KeV 정도의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 3.0E15 내지 1.0E16 정도의 P형 불순물 이온을 주입시킴으로서 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 하기와 같다.
도 1 내지 도 4는 본 발명의 실시예에 따른 수평 이중 확산 MOS 트랜지스터의 제조 방법을 순차적으로 도시한 단면도이다.
즉, 본 발명의 실시예에 따른 수평 이중 확산 MOS 트랜지스터의 제조 방법은 소정 형상의 산화막 패턴(221)이 상부에 형성된 N형 실리콘 기판(210)을 준비하는 단계와, 상기 N형 실리콘 기판(210)에 폴리실리콘을 소정 두께로 증착시켜서 패터닝시켜서 소정 형상의 게이트 폴리(231)를 형성하는 단계와, 상기 N형 실리콘 기판(210)의 P형 바디 형성 영역에 대응되는 포토레지스트의 제1패턴(241)을 상기 결과물에 형성시키는 단계와, 상기 결과물에 P형 불순물 이온을 주입시키고 상기 포토레지스트의 제1패턴을 제거하는 단계와, 상기 실리콘 기판(210)의 P형 플러그 형성 영역에 대응되는 포토레지스트의 제2패턴(242)을 상기 결과물에 형성시키는 단계와, 상기 결과물에 N형 불순물 이온을 주입시키고 상기 포토레지스트의 제2패턴을 제거하는 단계와, 상기 실리콘 기판(210)의 P형 플러그 형성 영역을 노출시키는 포토레지스트의 제3패턴(243)을 상기 결과물에 형성시키는 단계와, 결과물에 P형 불순물 이온을 주입시키고 포토레지스트의 제3패턴을 제거하는 단계와, 상기 결과물에 소정 형상의 패턴을 구비하는 산화막(222)을 적층시키고 메탈 배선(232,233)을 형성시키는 단계로 이루어진다.
여기에서, P형 불순물 이온을 실리콘 기판에 이온 주입시키는 것을 단면 도시한 도 1을 참조하면, 상기 N형 실리콘 기판(210)은 P형 기판상에 N형 에피택셜층을 형성시키거나 또는 인(P) 등과 같은 N형 불순물 이온을 주입시키고 확산시킴으로서 형성된다. 상기 불순물 이온의 농도는 약 5.0E14 내지 1.0E16 ions/cm 정도이고 확산층의 두께는 약 3㎛ 내지 10㎛ 정도의 두께로 유지된다. 이러한 N형 실리콘 기판(210)은 드레인 영역으로 작용한다.
상기 N형 실리콘 기판(210)상에 형성되는 산화막은 열산화 공정에 의하여 형성되거나 또는 실리콘 산화물 등과 같은 산화물을 화학 기상 증착 공정(CVD) 등에 의하여 약 2000Å 내지 6000Å 정도의 두께로 증착시킴으로서 형성된다. 그리고, N형 실리콘 기판(210)의 드레인 확산 영역 및 소오스 확산 영역에 대응되는 패턴을 구비한 식각 마스크를 사용하는 건식 식각 공정 또는 습식 식각 공정에 의하여 상기 산화막(210)의 일부를 제거함으로서 상기 N형 실리콘 기판(210)상에 소정 형상의 산화막 패턴(221)을 형성시킨다. 이 후에, 상기 산화막 패턴(221)을 통하여 노출되는 상기 N형 실리콘 기판(210)상에 열산화 공정 등에 의하여 약 200Å 내지 600Å 정도의 두께를 갖는 열산화막(도시되어 있지 않음)을 형성시킨다. 이러한 열산화막은 게이트 산화막으로 작용한다.
상기 결과물상에 화학 기상 증착 공정 등과 같은 진공 증착 공정에 의하여 실리콘을 약 2000Å 내지 6000Å 정도의 두께로 증착시킴으로서 폴리실리콘층을 형성시킨다. 그리고, 상기 폴리실리콘층에 POCl3를 침적시키고 도핑시킨다. 식각 마스크를 사용하여서 반응성 이온 식각(RIE) 공정 등과 같은 건식 식각 공정에 의하여 상기 폴리실리콘층의 일부를 제거함으로서 소정 형상의 게이트 폴리(231)를 형성시킨다. 상기 게이트 폴리(231)는 상기 N형 실리콘 기판(210) 및 산화막 패턴(221)의 상부로 연장된 구조로 이루어진다. 즉, 상기 게이트 폴리(231)는 채널 형성 영역 및 필드 N-드레인 영역을 포함하는 구조로 이루어진다.
상기 결과물에 스핀 코팅 공정 등에 의하여 포토레지스트(PR)를 소정 두께로 도포시켜서 포토레지스트층을 형성시킨 후 소오스 및 채널 형성 영역에 대응하는 패턴을 구비한 식각 마스크를 사용하여 상기 포토레지스트층의 일부를 제거시킴으로서 소정 형상의 포토레지스트의 제1패턴(241)을 형성시킨다. 즉, 상기 제1패턴(241)을 통하여 상기 게이트 폴리(231)의 일부 및 상기 N형 실리콘 기판(210)의 일부가 노출된다.
상기 포토레지스트 제1패턴(241)을 이온 주입 마스크로 사용하는 이온 주입 공정에 의하여, 화살표로 표시된 바와 같이, 상기 노출되는 실리콘 기판(210)에 붕소(B) 등과 같은 P형 불순물 이온을 주입시켜서 P형 바디 영역(도 3에 표시된 도면 부호 211 참조)을 형성시킨다. 여기에서, 상기 이온 주입 공정은 고에너지의 상태하에서 수행되므로, 상기 P형 불순물 이온의 일부는 상기 게이트 폴리(231)를 관통하여 상기 N형 실리콘 기판(210)에 주입된다.
예를 들면, 상기 P형 바디 영역(211)은 약 80keV 내지 500keV 정도의 이온 주입 에너지 바람직하게는 약 80keV 내지 300keV 정도의 이온 주입 에너지를 사용하는 이온 주입 공정에 의하여 약 2.0E12 내지 8.0E13 정도의 P형 불순물 이온양을 주입시킴으로서 N형 실리콘 기판(210)에 형성된다.
그리고, 애싱(ashing) 공정 또는 리무버(remover) 등에 의하여 상기 N형 실리콘 기판(210)상에 잔존하는 상기 포토레지스트의 제1패턴(241)을 제거한다. 그 결과 N형 실리콘 기판(210)의 상부에 게이트 폴리(231)의 패턴 및 산화막 패턴(221)이 소정 형상으로 잔존하고 이러한 패턴을 통하여 N형 실리콘 기판(210)의 일부가 노출된다.
N형 실리콘 기판에 드레인/소오스 확산 영역이 형성된 것을 단면 도시한 도 2를 참조하면, 상기 결과물상에 소정 형상의 제2패턴을 갖는 포토레지스트층을 형성시킨다. 즉, P형 바디 영역(211)이 형성된 결과물상에 포토레지스트를 소정 두께로 도포시킴으로서 포토레지스트층을 형성시킨 후 추후 공정에 의하여 N형 실리콘 기판(210)에 형성되는 P형 플러그 형성 영역에 대응하는 패턴을 구비한 식각 마스크를 사용하여 상기 포토레지스트층을 소정 형상으로 패터닝시킨다. 그 결과 상기 실리콘 기판(210)의 P형 바디 영역(211)상에 소정 형상으로 잔존하는 포토레지스트의 제2패턴(242)을 형성시킨다.
상기 포토레지스트의 제2패턴(242) 및 상기 게이트 폴리(231)의 패턴을 통하여 상기 N형 실리콘 기판(210)의 일부가 노출됨으로서 소오스 형성 영역이 한정되고 또한 상기 산화막(221)의 패턴을 통하여 상기 N형 실리콘 기판(210)의 일부가 노출됨으로서 드레인 형성 영역이 한정된다. 따라서, 화살표로 표시된 바와 같이, 상기 게이트 폴리(231)의 패턴 및 상기 산화막의 패턴(221)을 이온 주입 마스크로 하는 셀프 얼라인 방식의 이온 주입 공정에 의하여 N형 불순물 이온을 상기 N형 실리콘 기판(210)에 주입시킴으로서 소오스 확산 영역(212) 및 드레인 확산 영역(213)을 형성시킨다.
여기에서, 상기 N형 불순물 이온은 비소(As) 또는 Sb 등으로 이루어진다. 그리고, 상기 소오스 확산 영역(212) 및 드레인 확산 영역(213)은 약 50keV 내지 80keV 정도의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 약 3.0E15 내지 1.0E16 정도의 N형 불순물 이온양을 상기 n형 실리콘 기판(210)에 주입시킴으로서 형성된다. 따라서, 상기 N형 불순물 이온의 일부는 상기 게이트 폴리(231)를 투과하지 못한다.
이 후에, 상기 포토레지스트의 제2패턴(242)을 제거한다. 따라서, 상기 N형 실리콘 기판(210)상에는 소정 형상의 게이트 폴리(231) 패턴 및 산화막 패턴(221)이 잔존하고, 상기 실리콘 기판(210)에는 P형 바디 영역(211)과 소오스 확산 영역(212) 및 드레인 확산 영역(213)이 형성된 결과물이 생성된다.
P형 바디 영역에 P형 플러그 영역이 형성된 것을 단면 도시한 도 3을 참조하면, 상기 결과물상에 P형 플러그 영역을 노출시키는 소정 형상의 제3패턴(243)을 갖는 포토레지스트층을 형성시킨다. 즉, 상기 결과물상에 포토레지스트를 소정 두께로 도포시킴으로서 포토레지스트층을 형성시킨다. 그리고, 추후 공정에 의하여 상기 N형 실리콘 기판(210)에 형성되는 P형 플러그 형성 영역을 노출시키는 패턴을 구비한 식각 마스크를 사용하여서 상기 포토레지스트층의 일부를 제거하여 상기 실리콘 기판의 일부를 노출시키는 제3패턴(243)을 형성시킨다. 따라서, 상기 포토레지스트의 제3패턴(243)을 통하여 상기 P형 플러그 영역에 대응되는 P형 바디 영역(211)의 일부가 노출된다.
화살표로 표시된 바와 같이, 상기 포토레지스트의 제3패턴(243)을 통하여 노출되는 상기 P형 바디 영역(211)의 일부에 이온 주입 공정에 의하여 BF2또는 붕소(B) 등과 같은 P형 불순물 이온을 주입시키고 확산시킴으로서 P형 플러그 영역(214)을 형성시킨다.
여기에서, 상기 P형 플러그 영역(214)은 40KeV 내지 80KeV 등의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 3.0E15 내지 1.0E16 정도의 P형 불순물 이온량을 주입시킴으로서 형성된다.
상기 결과물상에 소정 형상의 메탈 배선층이 형성된 것을 단면 도시한 도 4를 참조하면, 상기 결과물상에 HTO 또는 BPSG 등과 같은 절연 물질을 화학 기상 증착 공정 등과 같은 진공 증착 공정에 의하여 소정 두께로 증착시켜서 절연막(222)을 형성시킨다. 상기 절연막(222)을 형성시킬 때 플로우 공정을 통하여 불순물 이온의 확산 공정이 완료되고 그 결과 상기 N형 실리콘 기판(210)내에 접합부(junction)가 형성된다.
이 후에, 반응성 이온 식각(RIE) 공정 등과 같이 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 상기 절연막(222)에 콘택홀을 형성시킨다. 즉, 상기 콘택홀을 통하여 상기 N형 실리콘 기판(210)에 형성된 P형 바디 영역(211)의 일부 및 드레인 확산 영역(213)을 노출시킨다. 여기에서, 상기 P형 바디 영역(211)에 형성된 2개의 소오스 확산 영역(212)은 상기 P형 플러그 영역에 의하여 분리된 상태로 노출된다.
그리고, 스퍼터링 증착 공정 또는 플라즈마 증착 공정 등과 같은 진공 증착 공정에 의하여 알루미늄 등과 같은 도전성 물질을 상기 결과물상에 증착시켜서 도전층을 형성시킨다. 상기 진공 증착 공정의 결과 상기 도전성 물질은 상기 콘택홀을 매립시킨다. 이 후에, 반응성 이온 식각 공정 등과 같이 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 상기 도전층의 일부를 제거시킴으로서 소정 형상의 메탈 배선층을 형성시킨다. 그 결과 일정한 채널 길이를 갖는 수평 이중 확산 MOS 트랜지스터(200)가 제조된다. 여기에서, 상기 메탈 배선층은 상기 드레인 확산 영역(213)에 전기적으로 접촉되는 드레인 전극(233)과 상기 소오스 확산 영역(212)에 전기적으로 접촉되는 소오스 전극(232)으로 이루어진다.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지 및 사상을 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.
따라서, 본 발명에 따르면, 고에너지 상태의 이온 주입 공정에 의하여 제2도전형 바디 영역을 제1도전형의 실리콘 기판에 형성시키고 게이트 폴리를 셀프 얼라인 하는 방식으로 제2도전형의 바디 영역에 소오스 확산 영역을 형성시킴으로서 제2도전형의 바디 영역을 형성시키기 위한 고온 공정을 요구하지 않고 또한 일정한 길이의 채널 영역을 형성시킴으로서 수평 이중 확산 MOS 트랜지스터의 제조 공정을 간단하게 수행하고 또한 MOS 트랜지스터의 스위칭 속도를 향상시킬 수 있다.

Claims (12)

  1. 소정 형상의 산화막 패턴이 형성된 제1도전형의 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판에 폴리실리콘을 소정 두께로 증착시키고 패터닝시켜서 소정 형상의 게이트 폴리를 형성하는 단계;
    상기 실리콘 기판의 제2도전형 바디 영역에 대응되는 포토레지스트의 제1패턴을 상기 결과물에 형성시키는 단계;
    고에너지의 이온 주입 공정에 의하여 상기 결과물에 제2도전형의 불순물 이온을 주입시켜서 제2도전형 바디 영역을 형성시키고 상기 포토레지스트의 제1패턴을 제거하는 단계;
    상기 실리콘 기판의 제2도전형 플러그 영역에 대응되는 포토레지스트의 제2패턴을 상기 결과물에 형성시키는 단계;
    상기 결과물에 제1도전형의 불순물 이온을 주입시키고 상기 포토레지스트의 제2패턴을 제거하는 단계;
    상기 실리콘 기판의 제2도전형 플러그 영역을 노출시키는 포토레지스트의 제3패턴을 상기 결과물에 형성시키는 단계;
    결과물에 제2도전형의 불순물 이온을 주입시켜서 제2도전형의 플러그 영역을 형성시키고 포토레지스트의 제3패턴을 제거하는 단계;
    상기 결과물에 소정 형상의 패턴을 구비하는 절연막을 적층시키고 메탈 배선층을 형성시키는 단계로 이루어진 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 제1도전형의 실리콘 기판에는 5.0E14 내지 1.0E16의 N형 불순물 이온이 도핑된 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  3. 제2항에 있어서, 상기 제2도전형 바디 영역은 80KeV 내지 300KeV 의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  4. 제3항에 있어서, 상기 제2도전형 불순물 이온은 P형 불순물 이온으로 이루어져 있는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제2도전형 바디 영역은 2.0E12 내지 8.0E13 의 P형 불순물 이온량을 주입시킴으로서 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  6. 제5항에 있어서, 상기 포토레지스트의 제2패턴을 이온 주입 마스크로 하여 N형 불순물 이온을 주입시킴으로서 소오스 확산 영역 및 드레인 확산 영역이 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 소오스 확산 영역은 게이트 폴리의 패턴에 의한 셀프 얼라인 방식에 의하여 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  8. 제6항에 있어서, 상기 소오스 확산 영역 및 드레인 확산 영역은 50KeV 내지 80KeV 의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 소오스 확산 영역 및 드레인 확산 영역은 3.0E15 내지 1.0E16 의 N형 불순물 이온을 주입시킴으로서 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  10. 제9항에 있어서, 상기 제2도전형의 플러그 영역은 40KeV 내지 80KeV 의 이온 주입 에너지를 갖는 이온 주입 공정에 의하여 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 제2도전형의 플러그 영역은 3.0E15 내지 1.0E16 의 P형 불순물 이온양을 주입시킴으로서 형성되는 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 상기 메탈 배선층은 소오스 전극 및 드레인 전극으로 이루어진 것을 특징으로 하는 수평 이중 확산 MOS 트랜지스터의 제조 방법.
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