KR20000041809A - 트랜지스터의 제조방법 - Google Patents
트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR20000041809A KR20000041809A KR1019980057815A KR19980057815A KR20000041809A KR 20000041809 A KR20000041809 A KR 20000041809A KR 1019980057815 A KR1019980057815 A KR 1019980057815A KR 19980057815 A KR19980057815 A KR 19980057815A KR 20000041809 A KR20000041809 A KR 20000041809A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- resist film
- semiconductor substrate
- transistor
- insulating layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229920000642 polymer Polymers 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract description 9
- 239000004020 conductor Substances 0.000 abstract description 4
- 239000007943 implant Substances 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 트랜지스터의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판상에 산화막을 형성하는 공정과, 상기 산화막상에 제 2 도전형의 전도층을 형성하는 공정과, 상기 제 2 도전형의 전도층상에 절연층을 형성하는 공정과, 상기 절연층상의 폴리머 레지스트막을 패터닝하는 공정과, 상기 레지스트막을 마스크로 하여 상기 절연층과 상기 전도층을 패터닝하는 공정과, 상기 반도체기판내에 0°방식의 이온주입으로 상기 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상기 레지스트막을 베이크처리하여 상기 절연층 및 상기 전도층 측벽에 폴리머 스페이서를 형성하는 공정과, 상기 반도체기판내에 상기 제 2 도전형의 제 2 불순물영역을 형성하는 공정을 구비한다. 따라서, 트랜지스터 게이트 전극위의 레지스트막을 베이크 처리방법만으로 게이트 측벽에 폴리머 스페이서를 형성함으로서 트랜지스터의 제조방법이 간단해지며, 생산성을 더 향상시킬 수 있는 잇점이 있다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로서, 특히, LDD(Lightly Doped Drain)을 형성하는 트랜지스터의 제조방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, 소자의 활성영역을 한정하는 필드산화막(13)이 선택적으로 형성된 P형 반도체기판(11)표면에 게이트산화막(15)과 제 1 전도층 (Conductor Layer)(17) 과 제 1 절연층(Insulation Layer)(19)을 성장 또는 증착 형성한다. 이어서 포토리쏘그래피(Photo Lithography)방법으로 게이트(Gate)가 형성되는 부분에 레지스트막(101)을 형성한다
상기에서 게이트산화막(15)은 두께 110Å인 열산화한 실리콘산화막(SiO2)이며, 제 1 전도층(17)은 CVD(Chemical Vapor Deposition, 이하 CVD 라 칭함)방법으로 불순물이 도핑된 두께 1000Å인 다결정실리콘(Polycrystalline Silicon)이며, 제 1 절연층(19)은 CVD방법으로 증착된 두께 1500Å인 실리콘산화막(SiO2)이다.
도 1b를 참조하면, 레지스트막(101)을 마스크(Masking)로 하여 레지스트막(101)이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 게이트를 패터닝한다. 이어서 레지스트막(101)을 제거한(Strip)후 패터닝된 제 1 절연층(19) 과 제 1 전도층(17)을 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N- 영역(41)을 형성한다.
상기에서 제 1 절연층(19) 및 제 1 전도층(17)을 플라즈마 에칭방법으로 제거하여
반도체기판(11)상의 열산화한 실리콘산화막(SiO2)(도시하지 않음)을 노출시킨다.
상기에서 제 1 전도층(17)은 게이트전극을 형성하며, 제 1 절연층(19)은 캡절연막(Cap Insulation Layer)을 형성한다.
상기에서 반도체기판(11)내로 에너지 40 KeV, 도우즈 2.0 E 13 / ㎠ 인 인(P)을 이온주입하여 소스/드레인 형성영역에 N- 영역(41)을 형성한다.
도 1c를 참조하면, 반도체기판표면에 제 2 절연층(Insulation Layer)(21)을 증착 형성한다.
상기에서 제 2 절연층(21)은 CVD방법으로 증착된 두께 2500Å인 실리콘산화막(SiO2)이다.
도 1d를 참조하면, 제 2 절연층(21)을 전면(Blanket) 이방성(Anisotropic) 플라즈마 에칭(Plasma Etching)방법으로 식각하여 제 1 절연층(19) 및 제 1 전도층(17)의 측벽(Side Wall)에 스페이서(Spacer,22)를 형성한다.
상기에서 제 2 절연층(21)을 RIE(Reactive Ion Etching)방식의 플라즈마 에칭방법으로 식각하여 반도체기판(11)상의 열산화한 실리콘산화막(SiO2)(도시하지 않음)을 노출시키며, 제 1 절연층(19) 및 제 1 전도층(17)의 측벽(Side Wall)에 CVD 실리콘산화막(SiO2) 의 스페이서(Spacer,22)를 형성한다.
상기에서 스페이서(Spacer,22)의 밑부분(Bottom)의 폭(Width)은 0.2㎛이다.
도 1e를 참조하면, 제 1 절연층(19) 및 제 1 전도층(17)과 제 1 절연층(19) 및 제 1 전도층(17)의 양측에 놓인 2개의 스페이서(22)를 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N+ 영역(43)을 형성한다.
상기에서 반도체기판(11)내로 에너지 40 KeV, 도우즈 2.0 E 15 / ㎠ 인 비소(As)을 이온주입하여 소스/드레인 형성영역에 N+ 영역(43)을 형성한다.
상기에서 MOS 트랜지스터의 채널(Channel)근방의 에지(Edge)부는 트랜지스터 소스/드레인 영역의 N- 영역(Lightly Doped Section)을 형성하고, 채널(Channel)근방의 에지(Edge)부로부터 떨어진 부분은 도우즈 양이 높은 비소(As)이온이 인(P)이온을 흡수(Merge)하여 N+ 영역(Heavily Doped Region)을 형성한다.
그러나, 상술한 종래 기술은 CVD 실리콘산화막으로 게이트측벽의 스페이서를 형성시 추가공정의 필요(Requirement) 및 공정시간의 장시간화함에 따른 양산성등의 문제점이 있었다.
따라서, 본 발명의 목적은 트랜지스터 게이트 전극위의 레지스트막을 베이크처리방법으로 게이트 측벽에 폴리머 스페이서를 형성하는 트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 제거할 수 있는 폴리머 스페이서를 형성하는 트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트랜지스터의 제조방법은 제 1 도전형의 반도체기판상에 산화막을 형성하는 공정과, 상기 산화막상에 제 2 도전형의 전도층을 형성하는 공정과, 상기 제 2 도전형의 전도층상에 절연층을 형성하는 공정과, 상기 절연층상의 폴리머 레지스트막을 패터닝하는 공정과, 상기 레지스트막을 마스크로 하여 상기 절연층과 상기 전도층을 패터닝하는 공정과, 상기 반도체기판내에 0°방식의 이온주입으로 상기 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상기 레지스트막을 베이크처리하여 상기 절연층 및 상기 전도층 측벽에 폴리머 스페이서를 형성하는 공정과, 상기 반도체기판내에 상기 제 2 도전형의 제 2 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체장치의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도2e는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 2a를 참조하면, 소자의 활성영역을 한정하는 필드산화막(63)이 선택적으로 형성된 P형 반도체기판(61)표면에 게이트산화막(65)과 제 1 전도층 (Conductor Layer)(67) 과 제 1 절연층(Insulation Layer)(69)을 성장 또는 증착 형성한다. 이어서 포토리쏘그래피(Photo Lithography)방법으로 게이트(Gate)가 형성되는 부분에 레지스트막(201)을 형성한다
상기에서 게이트산화막(65)은 두께 110Å인 열산화한 실리콘산화막(SiO2)이며, 제 1 전도층(67)은 CVD방법으로 불순물이 도핑된 두께 1000Å인 다결정실리콘(Polycrystalline Silicon)이며, 제 1 절연층(69)은 CVD방법으로 증착된 두께 1500Å인 실리콘산화막(SiO2)이다.
도 2b를 참조하면, 레지스트막(201)을 마스크(Masking)로 하여 레지스트막(201)이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 게이트를 패터닝한다. 이어서 패터닝된 제 1 절연층(69) 및 제 1 전도층(67) 과 제 1 절연층(69)상의 레지스트막(201)을 마스크(Implant Mask)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N- 영역(91)을 형성한다.
상기에서 제 1 절연층(69) 및 제 1 전도층(67)을 플라즈마 에칭방법으로 제거하여
반도체기판(61)상의 열산화한 실리콘산화막(SiO2)(도시하지 않음)을 노출시킨다.
상기에서 제 1 전도층(67)은 게이트전극을 형성하며, 제 1 절연층(69)은 캡절연막(Cap Insulation Layer)을 형성한다.
상기에서 반도체기판(61)내로 측방향음영(Lateral Shadowing)효과를 없애기 위하여 통상의 7°기울어진(Off-Axis) 이온주입방법 대신 0°방식인 이온주입방법(Vertical Implant)으로 에너지 40 KeV, 도우즈 2.0 E 13 / ㎠ 인 인(P)을 소스/드레인 형성영역에 N- 영역(91)을 형성한다.
상기에서 반도체기판표면에 노출된 열산화한 실리콘산화막(SiO2)(도시하지 않음)은 0°방식인 이온주입(Vertical Implant)시 채널링현상(Channeling)을 감소시키는 스크린 산화막(Screen Oxide)의 역할을 한다.
도 2c를 참조하면, 반도체기판(61)을 베이크(Bake)처리하여 제 1 절연층(69)상의 레지스트막(201)을 유동상태(Thermal Flow)로 만들어 제 1 절연층(69) 및 제 1 전도층(67)의 측벽(Side Wall)과 제 1 절연층(69)의 상부표면을 덮고 있는 소정두께의 레지스트층(202)을 형성한다.
상기에서 베이크(Bake)처리는 2 단계로, 1단계에서는 공정온도 110℃, 공정시간 90초(Second) 이며, 2단계에서는 공정온도 160℃, 공정시간 90초(Second)이다.
상기에서 레지스트층(202)은 PAC(Photo Active Compound) 및 솔벤트(Solvent) 및 레진(Resin)으로 이루어진 폴리머(Polymer)이다.
상기에서 제 1 절연층(69) 및 제 1 전도층(67)의 측벽(Side Wall)과 제 1 절연층(69)상에 폴리머(Polymer)의 스페이서(Spacer,72)를 형성한다.
상기에서 스페이서(Spacer,72)의 밑부분(Bottom)의 폭(Width)은 0.2㎛이다.
도 2d를 참조하면, 제 1 절연층(69) 및 제 1 전도층(67)의 측벽(Side Wall)에 형성된 스페이서(72)를 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N+ 영역(93)을 형성한다.
상기에서 반도체기판(61)내로 에너지 40 KeV, 도우즈 2.0 E 15 / ㎠ 인 비소(As)을 이온주입하여 소스/드레인 형성영역에 N+ 영역(93)을 형성한다.
도 2e를 참조하면, 레지스트층(202)을 제거하여(Strip) 스페이서(Spacer,72)가 없는 MOS 트랜지스터 구조를 형성한다.
상기에서 MOS 트랜지스터의 채널(Channel)근방의 에지(Edge)부는 트랜지스터 소스/드레인 영역의 N- 영역(Lightly Doped Section)을 형성하고, 채널(Channel)근방의 에지(Edge)부로부터 떨어진 부분은 도우즈 양이 높은 비소(As)이온이 인(P)이온을 흡수(Merge)하여 N+ 영역(Heavily Doped Region)을 형성한다.
상술한 바와 같이 본 발명에 따른 트랜지스터의 제조방법은 게이트 전극위의 레지스트막을 2단계 베이크 처리방법으로 유동상태로 하여 게이트 측벽에 폴리머 스페이서를 형성하며, 이 스페이서를 마스크로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N+ 영역을 형성한다.
따라서, 본 발명은 트랜지스터 게이트 전극위의 레지스트막을 베이크 처리방법만으로 게이트 측벽에 폴리머 스페이서를 형성함으로서 트랜지스터의 제조방법이 간단해지며, 생산성을 향상시킬 수 있는 잇점이 있다.
Claims (3)
- 제 1 도전형의 반도체기판상에 산화막을 형성하는 공정과,상기 산화막상에 제 2 도전형의 전도층을 형성하는 공정과,상기 제 2 도전형의 전도층상에 절연층을 형성하는 공정과,상기 절연층상의 폴리머 레지스트막을 패터닝하는 공정과,상기 레지스트막을 마스크로 하여 상기 절연층과 상기 전도층을 패터닝하는 공정과,상기 반도체기판내에 0°방식의 이온주입으로 상기 제 2 도전형의 제 1 불순물영역을 형성하는 공정과,상기 레지스트막을 베이크처리하여 상기 절연층 및 상기 전도층 측벽에 폴리머 스페이서를 형성하는 공정과,상기 반도체기판내에 상기 제 2 도전형의 제 2 불순물영역을 형성하는 공정을 구비하는 트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 제 2 불순물영역의 저항이 상기 제 1 불순물영역의 저항보다 낮은 것으로 형성하는 트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 폴리머 스페이서는 제거할 수 있는 스페이서로 형성하는 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057815A KR20000041809A (ko) | 1998-12-23 | 1998-12-23 | 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057815A KR20000041809A (ko) | 1998-12-23 | 1998-12-23 | 트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041809A true KR20000041809A (ko) | 2000-07-15 |
Family
ID=19565051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057815A KR20000041809A (ko) | 1998-12-23 | 1998-12-23 | 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041809A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368244B1 (ko) * | 2000-08-22 | 2003-02-07 | 주식회사 포스코 | 용접열영향부 인성이 우수한 용접구조용 강재의 제조방법 |
| KR100978044B1 (ko) * | 2003-10-01 | 2010-08-26 | 매그나칩 반도체 유한회사 | 레지스터 제조 방법 |
| CN104149669A (zh) * | 2014-08-27 | 2014-11-19 | 长城汽车股份有限公司 | 用于车辆的后排座椅头枕和具有其的车辆 |
| CN105235559A (zh) * | 2015-10-26 | 2016-01-13 | 成都云科新能汽车技术有限公司 | 一种可降低追尾碰撞中颈部伤害的座椅头枕 |
-
1998
- 1998-12-23 KR KR1019980057815A patent/KR20000041809A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100368244B1 (ko) * | 2000-08-22 | 2003-02-07 | 주식회사 포스코 | 용접열영향부 인성이 우수한 용접구조용 강재의 제조방법 |
| KR100978044B1 (ko) * | 2003-10-01 | 2010-08-26 | 매그나칩 반도체 유한회사 | 레지스터 제조 방법 |
| CN104149669A (zh) * | 2014-08-27 | 2014-11-19 | 长城汽车股份有限公司 | 用于车辆的后排座椅头枕和具有其的车辆 |
| CN105235559A (zh) * | 2015-10-26 | 2016-01-13 | 成都云科新能汽车技术有限公司 | 一种可降低追尾碰撞中颈部伤害的座椅头枕 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100400079B1 (ko) | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 | |
| JP2862696B2 (ja) | 微量の不純物を添加したドレイン（ｌｄｄ）を有する集積回路構造体を製作する改良された方法 | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| US6008100A (en) | Metal-oxide semiconductor field effect transistor device fabrication process | |
| US5547903A (en) | Method of elimination of junction punchthrough leakage via buried sidewall isolation | |
| US20030008515A1 (en) | Method of fabricating a vertical MOS transistor | |
| KR20000041809A (ko) | 트랜지스터의 제조방법 | |
| KR100257074B1 (ko) | 모스팻 및 이의 제조방법 | |
| KR100298874B1 (ko) | 트랜지스터의형성방법 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| KR20000019080A (ko) | 모스 트랜지스터 제조방법 | |
| KR100929422B1 (ko) | 반도체소자의 제조방법 | |
| KR0161873B1 (ko) | 반도체 소자 제조방법 | |
| JPH11121743A (ja) | 半導体装置の製造方法 | |
| KR100613279B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| KR100287872B1 (ko) | 반도체 소자의 제조방법 | |
| KR100421899B1 (ko) | 반도체소자제조방법 | |
| KR100305205B1 (ko) | 반도체소자의제조방법 | |
| KR100210331B1 (ko) | 수평 이중 확산 mos 트랜지스터의 제조 방법 | |
| KR100497221B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0166888B1 (ko) | 박막트랜지스터 제조방법 | |
| KR19990084304A (ko) | 반도체소자 및 그의 제조방법 | |
| KR100309645B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100274979B1 (ko) | 반도체소자내의콘택트형성방법 | |
| KR100452947B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |