KR100421899B1 - 반도체소자제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 펀치쓰루 내압을 개선하고 얕은 접합을 형성하기 위한 것이다.
본 발명은 반도체 기판상에 기판과 반대도전형의 불순물이 도핑된 실리콘층을 형성하는 공정과, 상기 실리콘층을 소정패턴으로 패터닝하여 소오스 및 드레인전극을 형성하는 공정과, 열처리 공정으로 상기 소오스 및 드레인전극을 포함한 기판 전면에 게이트 산화막을 형성함과 동시에 상기 소오스 및 드레인전극을 이루는 불순물이 도핑된 폴리실리콘층으로부터 불순물을 기판으로 확산시키어 소오스 및 드레인 영역을 형성하는 공정, 상기 소오스 및 드레인전극의 서로 마주보는 쪽의 각각의 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 게이트 형성용 도전층을 형성하는 공정, 상기 도전층을 에치백하여 게이트를 형성하는 공정, 상기 절연막 스페이서를 제거하는 공정, 및 기판과 동일 도전형의 불순물을 깊게 이온주입하여 상기 게이트 양단의 기판부위에 펀치쓰루 방지층을 형성하는 공정을 포함하여 이루어지는 반도체소자 제조방법을 제공함으로써 MOSFET의 얕은 접합의 형성을 가능하게 하고, 접합커패시턴스를 감소시켜 소자의 동작속도 저하를 방지할 수 있도록 한다.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 펀치쓰루(Punch-through) 내압 개선 및 얕은 접합층(Shallow Junction)을 형성하기에 적합하도록 한 숏채널(Short Channel) MOSFET 제조방법에 관한 것이다.
종래의 MOSFET 제조방법은 제1도에 도시된 바와 같이 먼저, 반도체기판(1)위에 게이트산화막(2)을 성장시키고 그위에 게이트 형성을 위한 도전층으로서 폴리실리콘(3)을 증착한 후(제1도(a)), 상기 폴리실리콘층(3) 및 게이트 산화막(2)을 사진식각공정을 통해 게이트패턴으로 패터닝한 다음, 소자의 핫캐리어(Hot carrier)내성 개선을 위한 LDD(Light Doped Drain)영역(5) 형성을 위해 기판과 반대도전형의 불순물을 저농도로 이온주입(4)한다(제1도(b)).
이어서, 제1도(c)와 같이 소자의 펀치쓰루 내성을 강화시키기 위해 상기 LDD영역(5)보다 깊은 접합층(7)을 갖도록 LDD 영역과는 반대 도전형의 불순물을 이온주입한다.
다음에 제1도 (d)와 같이 기판 전면에 산화막을 증착한 후, 이를 이방성 식각하여 게이트 측벽에 스페이서(8)를 형성한 후, 기판과 반대도전형의 불순물을 고농도로 이온주입(9)하여 소오스 및 드레인영역(10)을 형성함으로써 MOSFET 제조를 완료한다.
상술한 종래기술에 있어서는 펀치쓰루 방지용 불순물층으로서 소오스 및 드레인영역의 도전형과 반대도전형의 불순물층이 소오스 및 드레인 영역을 둘러싸게되므로 공핍(Depletion)영역이 감소하게 되어 접한 캐패시턴스(Junction Capacitance)가 증가하여 소자의 동작속도가 저하되는 문제가 있다.
또한, 소오스 및 드레인영역을 이온주입을 통해 형성하기 때문에 얕은 접합은 어렵다. 이에 따라 이온주입 에너지를 제어하기도 하지만 낮은 에너지 조절에는한계가 따르는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 펀치쓰루 내압을 개선하고 얕은 접합을 형성할 수 있는 MOSFET의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 반도체 기판상에 기판과 반대도전형의 불순물이 도핑된 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층을 소정패턴으로 패터닝하여 소오스 및 드레인전극을 형성하는 공정과, 열처리 공정으로 상기 소오스 및 드레인전극을 포함한 기판 전면에 게이트산화막을 형성함과 동시에 상기 소오스 및 드레인전극을 이루는 불순물이 도핑된 폴리실리콘층으로부터 불순물을 기판으로 확산시키어 소오스 및 드레인 영역을 형성하는 공정, 상기 소오스 및 드레인전극의 서로 마주보는 쪽의 각각의 측면에 절연막스페이서를 형성하는 공정, 기판 전면에 게이트 형성용 도전층을 형성하는 공정, 상기 도전층을 에치백하여 게이트를 형성하는 공정, 상기 절연막 스페이서를 제거하는 공정, 및 기판과 동일 도전형의 불순물을 깊게 이온주입하여 상기 게이트 양단의 기판부위에 펀치쓰루 방지층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 MOSFET 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2도(a)에 도시된 바와 같이 반도체기판(1)상에 소오스 및 드레인전극(11) 형성을 위하여 기판과 반대도전형의 불순물을 함유한 층으로서, 예컨대 도우프드 폴리실리콘을 증착하거나 폴리실리콘을 증착한 후 이온주입을 행한다. 이어서 상기 폴리실리콘층을 사진식각공정을 통해 패터닝하여 소오스 및 드레인 형성영역에만 선택적으로 소오스 및 드레인전극(11)이 남도록 한 후, 상기 소오스 및 드레인전극(11)을 포함한 기판 전면에 게이트산화막(2)을 형성한다. 이때, 게이트산화막 형성시의 열처리로 인해 상기 불순물을 포함한 소오스 및 드레인전극(11)으로부터 불순물이 기판으로 확산되어 소오스 및 드레인영역(12)이 형성된다.
다음에 제2도(b)에 도시된 바와 같이 기판 전면에 절연막으로서, 예컨대 질화막을 증착한 후, 이를 RIE(Reactive lon Etching)등의 이방성식각방법에 의해 식각하여 상기 소오스 및 드레인전극(11)의 측면에 절연막스페이서(13)을 형성한다.
이어서, 제2도(c)에 도시된 바와 같이 기판 전면에 게이트 형성용 도전층으로써, 예컨대 도우프드 폴리실리콘을 증착하거나 폴리실리콘을 증착하고 이온주입을 행한 후,에치백공정을 통해 평탄화시켜 상기 소오스 및 드레인전극(11) 사이의 기판영역에 게이트전극(3)을 형성한다. 이때, 상기 소오스 및 드레인전극(11)은 그상부에 형성된 게이트산화막에 의해 보호되므로 상기 에치백공정시 식각되지 않는다.
다음에 제2도(d)에 도시된 바와 같이 상기 절연막스페이서(13)를 건식식각 또는 습식식각방법에 의해 제거한 후, 펀치쓰루 방지를 위하여 소오스 및 드레인영역과 반대도전형의 불순물을 이온주입(14)하여 펀치쓰루 방지층(15)을 형성한다.
한편, 소오스 및 드레인영역과 게이트와의 오버랩(Overlap)되는 정도가 부족한 경우등 불필요한 경우에는 상기 펀치쓰루 방지층(15)을 형성한 후, 기판과 반대도전형의 불순물을 저농도로 이온주입하여 LDD영역(16)을 형성하는 것도 가능하다.
이상과 같이 본 발명은 불순물이 도핑된 폴리실리콘으로 소오스 및 드레인전극을 형성함으로써 공정이 단순화되며, 이온주입이 아닌 소오스 및 드레인전극으로부터의 불순물의 확산에 의해 소오스 및 드레인 접합영역을 형성하므로 얕은 접합의 형성이 가능하게 되며, 게이트와의 단차가 감소되어 평탄화에 기여할 수 있게 된다.
또한 소오스 및 드레인전극을 형성한 후, 절연막 스페이서를 형성하고 폴리실리콘 증착후 에치백에 의해 게이트전극을 형성하므로 사진식각 공정을 통한 패터닝해 의해 게이트전극을 형성하는 경우보다 절연막 스페이서 크기 만큼 줄어든 작은 크기의 게이트 형성이 가능하게 되므로 소자의 집적화에 기여할 수 있다.
그리고 펀치쓰루 방지를 위한 이온주입을 소오스 및 드레인영역 엣지부분에만 행하므로 접합 커패시턴스가 증가하는 일이 없고 이에 따른 소자의 동작속도의 저하를 막을 수 있다.
제1도는 종래의 MOSFET 제조방법을 도시한 공정 순서도
제2도는 본 발명에 의한 MOSFET 제조방법을 도시한 공정순서도
도면의 주요 부분에 대한 부호의 설명
1. 반도체 기판 2. 게이트산화막
3. 게이트전극 11. 소오스 및 드레인전극
12. 소오스 및 드레인영역 13. 절연막스페이서
15. 펀치쓰루방지층 16. 저농도불순물영역(LDD영역)
Claims (2)
- 반도체기판상에 기판과 반대도전형의 불순물이 도핑된 폴리실리콘층을 형성하는 공정과,상기 폴리실리콘층을 소정패턴으로 패터닝하여 소오스 및 드레인전극을 형성하는 공정과,열처리 공정으로 상기 소오스 및 드레인전극을 포함한 기판 전면에 게이트산화막을 형성함과 동시에 상기 소오스 및 드레인전극을 이루는 불순물이 도핑된 폴리실리콘층으로부터 불순물을 기판으로 확산시키어 소오스 및 드레인 영역을 형성하는 공정.상기 소오스 및 드레인전극의 서로 마주보는 쪽의 각각의 측면에 절연막스페이서를 형성하는 공정,기판 전면에 게이트 형성용 도전층을 형성하는 공정,상기 도전층을 에치백하여 게이트를 형성하는 공정,상기 절연막 스페이서를 제거하는 공정, 및기판과 동일 도전형의 불순물을 깊게 이온주입하여 상기 게이트 양단의 기판부위에 펀치쓰루 방지층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1항에 있어서, 상기 펀치쓰루 방지층을 형성하는 공정후에 기판과 반대도전형의 불순물을 저농도로 이온주입하여 저농도 불순물영역을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체소자 제조방법.
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