KR100609584B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 액티브 면적을 효율적으로 줄임으로서 칩 사이즈를 줄이도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 액티브영역과 필드영역을 정의하는 단계와, 상기 반도체 기판의 액티브영역에 일정한 간격과 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 반도체 기판의 필드영역에 필드 산화막을 형성하는 단계와, 상기 트랜치 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측의 트랜치 측면의 반도체 기판에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
반도체 소자
Description
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 산화막
33 : 제 1 질화막 34 : 제 1 트랜치
35 : 제 2 산화막 36 : 제 2 질화막
37 : 필드 산화막 38 : 게이트 절연막
39 : 게이트 전극 40 : LDD 영역
41 : 측벽 스페이서 42 : 소오스/드레인 불순물 확산영역
43 : 제 2 트랜치
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자를 집적화시키 는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 국부산화공정으로 필드 산화막(12)을 형성하고, 상기 필드 산화막(12)을 포함한 반도체 기판(11)의 전면에 게이트 절연막(13) 및 폴리 실리콘(14a)을 차례로 형성한다.
도 1b에 도시한 바와 같이, 상기 폴리 실리콘(14a) 및 게이트 절연막(13)에 포토 및 식각공정을 통하여 선택적으로 제거하여 게이트 전극(14)을 형성한다.
이어, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(14) 양측면에 측벽 스페이서(16)를 형성한다.
이어, 상기 게이트 전극(14) 및 측벽 스페이서(16)를 마스크로 이용하여 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 영역(15)과 연결되는 소오스/드레인 불순물 확산 영역(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(14)을 포함한 반도체 기판(11)의 전면에 HLD(High temperature Low pressure Deposition)막(18)과 BPSG(Boron Phosphorus Silicate Glass)막(19)을 차례로 형성한다.
이어, 상기 소오스/드레인 불순물 확산영역(17) 및 게이트 전극(14)의 표면이 소정부분 노출되도록 상기 BPSG막(19) 및 HLD막(18)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함한 전면에 금속막을 형성한 후, 포토 및 식각공정을 통하여 선택적으로 제거하여 소오스/드레인 불순물 확산영역(17) 및 게이트 전극(14)과 전기적으로 연결되는 금속배선(20)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 소자가 집적화 됨에 따라 액티브 면적은 디자인 룰(design rule)에 근거하여 형성되기 때문에 액티브 면적의 사이즈를 줄이는데 한계가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 액티브 면적을 효율적으로 줄임으로서 칩 사이즈를 줄이도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법 은 반도체 기판에 액티브영역과 필드영역을 정의하는 단계와, 상기 반도체 기판의 액티브영역에 일정한 간격과 소정깊이를 갖는 트랜치를 형성하는 단계와, 상기 반도체 기판의 필드영역에 필드 산화막을 형성하는 단계와, 상기 트랜치 사이의 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측의 트랜치 측면의 반도체 기판에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 산화막(32)과 제 1 질화막(33)을 차례로 형성하고, 전면에 포토 및 식각공정을 통하여 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 제 1 질화막(33)과 제 1 산화막(32)을 선택적으로 제거한다.
이어, 상기 잔류하는 제 1 질화막(33)과 제 1 산화막(32)을 마스크로 이용하여 상기 노출된 반도체 기판(31)의 표면에 일정한 간격 및 소정깊이를 갖도록 제 1 트랜치(34)를 형성한다.
여기서 상기 제 1 트랜치(34)의 상부 개구부는 하부 개구부 보다 넓게 형성 한다.
도 2b에 도시한 바와 같이, 상기 제 1 질화막(33)과 제 1 산화막(32)을 제거하고, 상기 제 1 트랜치(34)를 포함한 반도체 기판(31)의 전면에 제 2 산화막(35)과 제 2 질화막(36)을 차례로 형성한다.
이어, 상기 제 2 질화막(36)과 제 2 산화막(35)에 포토 및 식각공정을 통하여 선택적으로 제거하여 필드영역을 정의한다.
즉, 상기 제 2 질화막(36) 및 제 2 산화막(35)이 제거된 부분이 필드영역이다.
도 2c에 도시한 바와 같이, 상기 제 2 질화막(36)과 제 2 산화막(35)을 마스크로 이용하여 반도체 기판(31)의 표면에 국부산화(LOCOS)공정을 실시하여 반도체 기판(31)의 표면에 필드 산화막(37)을 형성하고, 상기 제 2 질화막(36) 및 제 2 산화막(35)을 제거한다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(31)상에 게이트 절연막(38)과 게이트 전극용 폴리 실리콘층을 차례로 형성한 후, 포토 및 식각공정을 통하여 상기 폴리 실리콘층 및 게이트 절연막(38)을 선택적으로 제거하여 게이트 전극(39)을 형성한다.
여기서 상기 게이트 전극(39)은 제 1 트랜치(34) 사이의 반도체 기판(31)상에 형성한다.
한편, 상기 제 1 트랜치(34)를 게이트 전극(39)의 일측에만 형성할 수도 있다.
이어, 상기 게이트 전극(39)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(39) 양측의 반도체 기판(31) 표면내에 LDD 영역(40)을 형성한다.
도 2e에 도시한 바와 같이, 상기 게이트 전극(39)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 에치백공정을 실시하여 상기 게이트 전극(39) 양측면에 측벽 스페이서(41)를 형성한다.
이어, 상기 게이트 전극(39) 및 측벽 스페이서(41)를 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스 및 드레인용 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 소오스/드레인 불순물 확산영역(42)을 형성한다.
도 2f에 도시된 바와 같이, 상기 제 1 트랜치(34)가 형성된 반도체 기판(31)의 표면내에 형성된 소오스/드레인 불순물 확산영역(42)중 불필요한 부분을 제거하기 위하여 포토 및 식각공정을 통하여 제 1 트랜치(34)가 형성된 반도체 기판(31)의 표면에 제 2 트랜치(43)를 형성한다.
이후 공정은 도면에 도시하지 않았지만 제 2 트랜치(43)내부에 절연물질을 매립하고, 종래와 동일하게 금속배선공정을 실시하여 금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 트랜치된 불필요한 기판의 측면을 액티브영역으로 사용함으로서 액티브 면적을 효율적으로 감소시킬 수 있다.
둘째, 액티브 면적을 효율적으로 줄임으로서 칩 사이즈(Chip Size)를 효과적으로 줄일 수 있다.
Claims (3)
- 반도체 기판에 액티브영역과 필드영역을 정의하는 단계;상기 반도체 기판의 액티브영역에 일정한 간격과 소정깊이를 갖는 제1 트랜치를 형성하는 단계;상기 반도체 기판의 필드영역에 필드 산화막을 형성하는 단계;상기 제1 트랜치 사이의 반도체 기판상에 게이트 절연막 및 게이트 전극을 형성하는 단계;제1 불순물 이온 주입 공정을 실시하여 상기 게이트 전극 양측 및 제1 트랜치의 반도체 기판 표면 내에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;제2 불순물 이온 주입 공정을 실시하여 상기 제1 트랜치 내에 소오스/드레인 불순물 확산영역을 형성하는 단계; 및상기 게이트 전극의 양측의 상기 제1 트랜치 측면에만 상기 소오스/드레인 불순물 확산영역이 형성되도록 상기 제1 트랜치를 식각하여 제2 트랜치를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1 및 제2 트랜치는 상부 개구부가 하부 개구부보다 넓게 형성하는 반도체 소자의 제조방법.
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