JPH05347410A - 半導体装置とその製法 - Google Patents
半導体装置とその製法Info
- Publication number
- JPH05347410A JPH05347410A JP15645892A JP15645892A JPH05347410A JP H05347410 A JPH05347410 A JP H05347410A JP 15645892 A JP15645892 A JP 15645892A JP 15645892 A JP15645892 A JP 15645892A JP H05347410 A JPH05347410 A JP H05347410A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- layer
- silicon
- semiconductor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 拡散層幅が縮小しても電極との接触抵抗の増
大を来さない、新しい拡散層構造とその製法を提供す
る。 【構成】 半導体基板にＭＩＳ形トランジスタを形成す
るに際し、上記半導体基板表面の上記ＭＩＳ形トランジ
スタのソースあるいはドレイン等の不純物の拡散層を形
成すべき部分の、少なくとも一部分以上に溝を形成し、
該溝の側壁面に不純物を含有した半導体層を形成する。 【効果】 小面積をもって所望の低抵抗値の拡散層をシ
リコン基板に設ける事ができ、したがって、この種の拡
散層を組み込んだＬＳＩは、高速でかつ高集積度にでき
る。
大を来さない、新しい拡散層構造とその製法を提供す
る。 【構成】 半導体基板にＭＩＳ形トランジスタを形成す
るに際し、上記半導体基板表面の上記ＭＩＳ形トランジ
スタのソースあるいはドレイン等の不純物の拡散層を形
成すべき部分の、少なくとも一部分以上に溝を形成し、
該溝の側壁面に不純物を含有した半導体層を形成する。 【効果】 小面積をもって所望の低抵抗値の拡散層をシ
リコン基板に設ける事ができ、したがって、この種の拡
散層を組み込んだＬＳＩは、高速でかつ高集積度にでき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製法
に関する。さらに詳しくは、ＭＩＳ形トランジスタのソ
ース、ドレイン等の拡散層を有するＬＳＩの拡散層構造
とその製法に関する。
に関する。さらに詳しくは、ＭＩＳ形トランジスタのソ
ース、ドレイン等の拡散層を有するＬＳＩの拡散層構造
とその製法に関する。
【０００２】
【従来の技術】従来、半導体基板にＭＩＳ形トランジス
タを形成するに際し、上記半導体基板表面から上記ＭＩ
Ｓ形トランジスタのソースあるいはドレイン等の不純物
の拡散層を形成するのが通例であった。
タを形成するに際し、上記半導体基板表面から上記ＭＩ
Ｓ形トランジスタのソースあるいはドレイン等の不純物
の拡散層を形成するのが通例であった。
【０００３】
【発明が解決しようとする課題】上記従来技術による
と、ＬＳＩの微細化にともない、拡散層幅も縮小し、ひ
いては電極との接触抵抗が増大し、ＬＳＩの回路速度を
低下させるという課題があった。
と、ＬＳＩの微細化にともない、拡散層幅も縮小し、ひ
いては電極との接触抵抗が増大し、ＬＳＩの回路速度を
低下させるという課題があった。
【０００４】本発明は、かかる従来技術の課題を解決
し、拡散層幅が縮小しても電極との接触抵抗の増大を来
さない、新しい拡散層構造とその製法を提供する事を目
的とする。
し、拡散層幅が縮小しても電極との接触抵抗の増大を来
さない、新しい拡散層構造とその製法を提供する事を目
的とする。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、本発明は半導体装置とその製法
に関し、（１） 半導体基板にＭＩＳ形トランジスタを
形成するに際し、上記半導体基板表面の上記ＭＩＳ形ト
ランジスタのソースあるいはドレイン等の不純物の拡散
層を形成すべき部分の、少なくとも一部分以上に溝を形
成し、該溝の側壁面に不純物を含有した半導体層を形成
する手段を取る事、および（２） 半導体基板表面のＭ
ＩＳ形トランジスタの拡散層を形成すべき部分に溝を形
成する半導体装置の製法において、上記溝をドライエッ
チングによって形成する手段を取る事、および（３）
半導体基板表面のＭＩＳ形トランジスタの拡散層を形成
すべき部分に溝を形成し、該溝の側壁面に不純物を含有
した半導体層を形成した半導体装置であって、上記半導
体層を多結晶層あるいは単結晶層を形成する手段を取る
事、および（４） 半導体基板表面のＭＩＳ形トランジ
スタの拡散層を形成すべき部分に溝を形成し、該溝の側
壁面に不純物を含有した半導体層を形成した半導体装置
であって、前記半導体層表面にはシリサイドあるいはナ
イトライドあるいは金属または合金から成る電極を形成
する手段を取る事、等の手段を取る。
目的を達成するために、本発明は半導体装置とその製法
に関し、（１） 半導体基板にＭＩＳ形トランジスタを
形成するに際し、上記半導体基板表面の上記ＭＩＳ形ト
ランジスタのソースあるいはドレイン等の不純物の拡散
層を形成すべき部分の、少なくとも一部分以上に溝を形
成し、該溝の側壁面に不純物を含有した半導体層を形成
する手段を取る事、および（２） 半導体基板表面のＭ
ＩＳ形トランジスタの拡散層を形成すべき部分に溝を形
成する半導体装置の製法において、上記溝をドライエッ
チングによって形成する手段を取る事、および（３）
半導体基板表面のＭＩＳ形トランジスタの拡散層を形成
すべき部分に溝を形成し、該溝の側壁面に不純物を含有
した半導体層を形成した半導体装置であって、上記半導
体層を多結晶層あるいは単結晶層を形成する手段を取る
事、および（４） 半導体基板表面のＭＩＳ形トランジ
スタの拡散層を形成すべき部分に溝を形成し、該溝の側
壁面に不純物を含有した半導体層を形成した半導体装置
であって、前記半導体層表面にはシリサイドあるいはナ
イトライドあるいは金属または合金から成る電極を形成
する手段を取る事、等の手段を取る。
【０００６】
【実施例】以下、本発明にかかる実施例を図面を用いて
具体的に詳述する。
具体的に詳述する。
【０００７】図１は、本発明の一実施例を示すＭＯＳ形
トランジスタの要部断面図である。同図において、１は
シリコン基板であり、これにシリコンゲートＭＯＳ形ト
ランジスタ設けられてなり、ソース並びにドレイン部分
には溝が設けてある。２はフィールド酸化シリコン膜、
３はゲート酸化シリコン膜、４はゲート電極用多結晶シ
リコン層、５は表面保護酸化シリコン膜、６は側壁保護
酸化シリコン膜、７はＬDD構造の低濃度不純物イオン打
ち込み層、８はソース並びにドレイン部分の溝の表面に
形成された多結晶シリコン層または単結晶シリコン層か
らなる不純物が導入された半導体層である。なお、半導
体層８は溝部表面のみならず酸化シリコン膜２、６およ
び５の表面まで延在して形成されても良く、また溝部表
面では図のごとく半導体層８の表面にも溝部が形成され
てなる必要はなく、平滑な表面になされても良い。
トランジスタの要部断面図である。同図において、１は
シリコン基板であり、これにシリコンゲートＭＯＳ形ト
ランジスタ設けられてなり、ソース並びにドレイン部分
には溝が設けてある。２はフィールド酸化シリコン膜、
３はゲート酸化シリコン膜、４はゲート電極用多結晶シ
リコン層、５は表面保護酸化シリコン膜、６は側壁保護
酸化シリコン膜、７はＬDD構造の低濃度不純物イオン打
ち込み層、８はソース並びにドレイン部分の溝の表面に
形成された多結晶シリコン層または単結晶シリコン層か
らなる不純物が導入された半導体層である。なお、半導
体層８は溝部表面のみならず酸化シリコン膜２、６およ
び５の表面まで延在して形成されても良く、また溝部表
面では図のごとく半導体層８の表面にも溝部が形成され
てなる必要はなく、平滑な表面になされても良い。
【０００８】このＭＯＳ形トランジスタのソース並びに
ドレイン部分に設けられた溝は、シリコン基板１のソー
ス並びにドレインなどの不純物拡散領域の主要部に設け
ている領域である。したがって、その接触面積は、溝側
壁面積分だけ従来のこの種の溝を有しない接触面積に比
して大きくなるために、同一接触面積のものを得るに
は、上記溝側壁面積分だけシリコン基板１における拡散
層領域を小とできるとともに、拡散層抵抗を小とするこ
とができる。
ドレイン部分に設けられた溝は、シリコン基板１のソー
ス並びにドレインなどの不純物拡散領域の主要部に設け
ている領域である。したがって、その接触面積は、溝側
壁面積分だけ従来のこの種の溝を有しない接触面積に比
して大きくなるために、同一接触面積のものを得るに
は、上記溝側壁面積分だけシリコン基板１における拡散
層領域を小とできるとともに、拡散層抵抗を小とするこ
とができる。
【０００９】つぎに、本発明にかかるＭＯＳ ＬＳＩの
製法を工程順に詳述する。
製法を工程順に詳述する。
【００１０】（ア） シリコン基板１表面にＬＯＣＯＳ
法にて厚いフィールド酸化シリコン膜２を形成し、素子
活性領域にあらかじめ形成されフォトエッチングにより
残存していた耐酸化性の窒化シリコン膜や該窒化シリコ
ン膜下に緩衝層として形成されていた酸化シリコン膜を
ドライエッチングあるいはケミカルエッチングにより取
り除く。
法にて厚いフィールド酸化シリコン膜２を形成し、素子
活性領域にあらかじめ形成されフォトエッチングにより
残存していた耐酸化性の窒化シリコン膜や該窒化シリコ
ン膜下に緩衝層として形成されていた酸化シリコン膜を
ドライエッチングあるいはケミカルエッチングにより取
り除く。
【００１１】（イ） ＭＯＳ形トランジスタを形成すべ
きシリコン基板１表面を熱酸化してゲート酸化シリコン
膜３を１５ｎｍ程度形成する。ついで、ＣＶＤ法により
４００ｎｍ程度のゲート電極用多結晶シリコン層４を形
成し、フォトエッチングによりゲート電極とする。
きシリコン基板１表面を熱酸化してゲート酸化シリコン
膜３を１５ｎｍ程度形成する。ついで、ＣＶＤ法により
４００ｎｍ程度のゲート電極用多結晶シリコン層４を形
成し、フォトエッチングによりゲート電極とする。
【００１２】（ウ） ゲート電極用多結晶シリコン層４
とシリコン基板１の表面を熱酸化し、１００ｎｍ程度の
表面保護酸化シリコン膜５を形成する。ついで、ＣＶＤ
法により５００ｎｍ程度の酸化シリコン膜を形成する。
これは、ドライエッチングにより側壁保護酸化シリコン
膜６と表面保護酸化シリコン膜５を残して取り除く。
とシリコン基板１の表面を熱酸化し、１００ｎｍ程度の
表面保護酸化シリコン膜５を形成する。ついで、ＣＶＤ
法により５００ｎｍ程度の酸化シリコン膜を形成する。
これは、ドライエッチングにより側壁保護酸化シリコン
膜６と表面保護酸化シリコン膜５を残して取り除く。
【００１３】ついで、低濃度不純物イオン打ち込み層７
をイオン打ち込みすることにより、ＬDD構造とする。
をイオン打ち込みすることにより、ＬDD構造とする。
【００１４】（エ） フィールド酸化シリコン膜２並び
に側壁保護酸化シリコン膜６と表面保護酸化シリコン膜
５などをマスクとして自己整合的に従来拡散層となるべ
きソース領域並びにドレイン領域などをドライエッチン
グあるいはケミカルエッチングにより方形、Ｕ形あるい
は逆台形の溝を形成する。該溝の深さは溝の最少幅に対
し１〜２倍以上が望ましい。
に側壁保護酸化シリコン膜６と表面保護酸化シリコン膜
５などをマスクとして自己整合的に従来拡散層となるべ
きソース領域並びにドレイン領域などをドライエッチン
グあるいはケミカルエッチングにより方形、Ｕ形あるい
は逆台形の溝を形成する。該溝の深さは溝の最少幅に対
し１〜２倍以上が望ましい。
【００１５】（オ） 半導体層８としてＣＶＤ法あるい
はエピタキシャル法により多結晶シリコン膜あるいは単
結晶シリコン膜を少なくとも溝内表面に形成する。形成
した半導体層にはあらかじめ不純物を導入するか、イオ
ン打ち込みなどにより導入し、ソース、ドレインなどの
拡散領域を形成する。
はエピタキシャル法により多結晶シリコン膜あるいは単
結晶シリコン膜を少なくとも溝内表面に形成する。形成
した半導体層にはあらかじめ不純物を導入するか、イオ
ン打ち込みなどにより導入し、ソース、ドレインなどの
拡散領域を形成する。
【００１６】図２は、本発明の他の実施例を示すＭＯＳ
形トランジスタの要部断面図である。
形トランジスタの要部断面図である。
【００１７】同図において、１１はシリコン基板であ
り、これにシリコンゲートＭＯＳ形トランジスタ設けら
れてなり、ソース並びにドレイン部分には溝が設けてあ
る。１２はフィールド酸化シリコン膜、１３はゲート酸
化シリコン膜、１４はゲート電極用多結晶シリコン層、
１５は表面保護酸化シリコン膜、１６は側壁保護酸化シ
リコン膜、１７は低濃度不純物イオン打ち込み層、１８
はソース並びにドレイン部分には溝の表面に形成された
多結晶シリコン層または単結晶シリコン層からなる不純
物が導入された半導体層である。半導体層１８の表面に
は窒化チタン膜あるいはシリサイド膜あるいは金属膜や
合金膜から成る導電層１９が形成されて成る。なお、半
導体層１８および導電層１９は溝部表面のみならず酸化
シリコン膜１２、１６および１５の表面まで延在して形
成されても良く、また溝部表面では図のごとく半導体層
１８の表面や導電層１９にも溝部が形成されてなる必要
はなく、平滑な表面になされても良い。
り、これにシリコンゲートＭＯＳ形トランジスタ設けら
れてなり、ソース並びにドレイン部分には溝が設けてあ
る。１２はフィールド酸化シリコン膜、１３はゲート酸
化シリコン膜、１４はゲート電極用多結晶シリコン層、
１５は表面保護酸化シリコン膜、１６は側壁保護酸化シ
リコン膜、１７は低濃度不純物イオン打ち込み層、１８
はソース並びにドレイン部分には溝の表面に形成された
多結晶シリコン層または単結晶シリコン層からなる不純
物が導入された半導体層である。半導体層１８の表面に
は窒化チタン膜あるいはシリサイド膜あるいは金属膜や
合金膜から成る導電層１９が形成されて成る。なお、半
導体層１８および導電層１９は溝部表面のみならず酸化
シリコン膜１２、１６および１５の表面まで延在して形
成されても良く、また溝部表面では図のごとく半導体層
１８の表面や導電層１９にも溝部が形成されてなる必要
はなく、平滑な表面になされても良い。
【００１８】このＭＯＳ形トランジスタのソース並びに
ドレイン部分に設けられた溝は、シリコン基板１１のソ
ース並びにドレインなどの不純物拡散領域の主要部に設
けている領域である。したがって、その接触面積は、溝
側壁面積分だけ従来のこの種の溝を有しない接触面積に
比して大きくなるために、同一接触面積のものを得るに
は、上記溝側壁面積分だけシリコン基板１１における拡
散層領域を小とできると共に、拡散層抵抗を一層小と成
すことができる。
ドレイン部分に設けられた溝は、シリコン基板１１のソ
ース並びにドレインなどの不純物拡散領域の主要部に設
けている領域である。したがって、その接触面積は、溝
側壁面積分だけ従来のこの種の溝を有しない接触面積に
比して大きくなるために、同一接触面積のものを得るに
は、上記溝側壁面積分だけシリコン基板１１における拡
散層領域を小とできると共に、拡散層抵抗を一層小と成
すことができる。
【００１９】上述したように、本発明にかかるＭＯＳ形
トランジスタによるＬＳＩはシリコンゲートＭＯＳ形ト
ランジスタをＬDD構造にて形成する製造プロセスを流用
して形成することができる。また、拡散領域のシリコン
基板１や１１に溝を設ける際は、イオンエッチングある
いはプラズマエッチングを行うことにより、溝側壁面が
溝低面に対してほぼ垂直であるような形状の溝を深く形
成することができる。そのため、わずかのシリコン基板
１や１１領域に、側壁面積の大きな溝を容易に設けるこ
とができる。そのため、小面積をもって所望の抵抗値の
拡散層をシリコン基板１や１１に設けることができる。
したがって、この種の拡散層を組み込んだＬＳＩは、高
速でかつ高集積度のものである。
トランジスタによるＬＳＩはシリコンゲートＭＯＳ形ト
ランジスタをＬDD構造にて形成する製造プロセスを流用
して形成することができる。また、拡散領域のシリコン
基板１や１１に溝を設ける際は、イオンエッチングある
いはプラズマエッチングを行うことにより、溝側壁面が
溝低面に対してほぼ垂直であるような形状の溝を深く形
成することができる。そのため、わずかのシリコン基板
１や１１領域に、側壁面積の大きな溝を容易に設けるこ
とができる。そのため、小面積をもって所望の抵抗値の
拡散層をシリコン基板１や１１に設けることができる。
したがって、この種の拡散層を組み込んだＬＳＩは、高
速でかつ高集積度のものである。
【００２０】前述した本発明の実施例はシリコンゲート
ＭＯＳ形トランジスタを主体素子としたＬＳＩである
が、バイポーラトランジスタまたはＭＩＳ形トランジス
タを主体素子とする種々半導体装置に本発明は適用でき
る。
ＭＯＳ形トランジスタを主体素子としたＬＳＩである
が、バイポーラトランジスタまたはＭＩＳ形トランジス
タを主体素子とする種々半導体装置に本発明は適用でき
る。
【００２１】
【発明の効果】本発明により、小面積をもって所望の低
抵抗値の拡散層をシリコン基板に設けることができ、し
たがって、この種の拡散層を組み込んだＬＳＩは、高速
でかつ高集積度のものとなすことができる効果がある。
抵抗値の拡散層をシリコン基板に設けることができ、し
たがって、この種の拡散層を組み込んだＬＳＩは、高速
でかつ高集積度のものとなすことができる効果がある。
【図１】 本発明の一実施例を示すＭＯＳ形トランジス
タの要部断面図である。
タの要部断面図である。
【図２】 本発明の他の実施例を示すＭＯＳ形トランジ
スタの要部断面図である。
スタの要部断面図である。
１、１１・・・半導体基板 ２、１２・・・フィールド酸化シリコン膜 ３、１３・・・ゲート酸化シリコン膜 ４、１４・・・ゲート電極用多結晶シリコン層 ５、１５・・・表面保護酸化シリコン膜 ６、１６・・・側壁保護酸化シリコン膜 ７、１７・・・低濃度不純物イオン打ち込み層 ８、１８・・・半導体層 １９ ・・・導電層
Claims (4)
- 【請求項１】 半導体基板にＭＩＳ形トランジスタを形
成するに際し、上記半導体基板表面の上記ＭＩＳ形トラ
ンジスタのソースあるいはドレイン等の不純物の拡散層
を形成すべき部分の、少なくとも一部分以上に溝を形成
し、該溝の側壁面に不純物を含有した半導体層を形成し
た事を特徴とした半導体装置。 - 【請求項２】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に溝を形成する半導体装置の
製法であって、上記溝をドライエッチングによって形成
することを特徴とする半導体装置の製法。 - 【請求項３】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に溝を形成し、該溝の側壁面
に不純物を含有した半導体層を形成した半導体装置であ
って、上記半導体層を多結晶層あるいは単結晶層を形成
した事を特徴とした半導体装置。 - 【請求項４】 半導体基板表面のＭＩＳ形トランジスタ
の拡散層を形成すべき部分に溝を形成し、該溝の側壁面
に不純物を含有した半導体層を形成した半導体装置であ
って、前記半導体層表面にはシリサイドあるいはナイト
ライドあるいは金属または合金から成る電極を形成した
事を特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645892A JPH05347410A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15645892A JPH05347410A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347410A true JPH05347410A (ja) | 1993-12-27 |
Family
ID=15628195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15645892A Pending JPH05347410A (ja) | 1992-06-16 | 1992-06-16 | 半導体装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347410A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717239A (en) * | 1995-11-15 | 1998-02-10 | Nec Corporation | MOS transistor with large gate width |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
| KR100609584B1 (ko) * | 1999-12-03 | 2006-08-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2006344942A (ja) * | 2005-05-09 | 2006-12-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
-
1992
- 1992-06-16 JP JP15645892A patent/JPH05347410A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717239A (en) * | 1995-11-15 | 1998-02-10 | Nec Corporation | MOS transistor with large gate width |
| KR100296105B1 (ko) * | 1999-05-03 | 2001-07-12 | 김영환 | 반도체 장치의 제조방법 |
| KR100609584B1 (ko) * | 1999-12-03 | 2006-08-04 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2006344942A (ja) * | 2005-05-09 | 2006-12-21 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US8283674B2 (en) | 2006-04-28 | 2012-10-09 | Sumitomo Electric Industries, Ltd. | Semiconductor device with silicon carbide channel |
| JP2011222971A (ja) * | 2010-03-25 | 2011-11-04 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239202B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| JP2002026139A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US5686324A (en) | Process for forming LDD CMOS using large-tilt-angle ion implantation | |
| JPH038343A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH07183486A (ja) | 半導体装置及びその製造方法 | |
| JPH05347410A (ja) | 半導体装置とその製法 | |
| JPH07153952A (ja) | 半導体装置及びその製造方法 | |
| JPH065852A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH08264784A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JPH065854A (ja) | 半導体装置とその製法 | |
| KR20020007848A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2000188378A (ja) | 半導体装置及びその製造方法 | |
| JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0491481A (ja) | Ｍｉｓ電界効果トランジスタ | |
| JPS6173371A (ja) | 半導体装置およびその製造方法 | |
| JP2796655B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JP2001267558A (ja) | 半導体装置の製造方法 | |
| KR0130626B1 (ko) | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 | |
| JPH02134827A (ja) | 半導体装置およびその製造方法 | |
| JPH0330307B2 (ja) |