JP2002026139A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】１つの集積回路に異なる動作特性や用途に応じ
て最適なＭＩＳＦＥＴ構造を有する半導体装置及びその
製造方法を提供する。 【解決手段】シリコン基板１と、シリコン基板１に互い
に離間して形成された拡散層８ａ，８ｃ及び拡散層９
ａ，９ｃと、これら拡散層間のシリコン基板１上に選択
的に積層形成されたゲート絶縁膜４ａ及びゲート電極５
ａと、このゲート電極５ａの側面の少なくとも一部と、
ゲート絶縁膜４ａと、拡散層８ａ，８ｃの少なくとも一
部を覆うように形成された後酸化膜６ａからなるＭＯＳ
ＦＥＴを複数有する半導体装置であって、後酸化膜６
ａ，６ｂは異なる膜厚を有する。
て最適なＭＩＳＦＥＴ構造を有する半導体装置及びその
製造方法を提供する。 【解決手段】シリコン基板１と、シリコン基板１に互い
に離間して形成された拡散層８ａ，８ｃ及び拡散層９
ａ，９ｃと、これら拡散層間のシリコン基板１上に選択
的に積層形成されたゲート絶縁膜４ａ及びゲート電極５
ａと、このゲート電極５ａの側面の少なくとも一部と、
ゲート絶縁膜４ａと、拡散層８ａ，８ｃの少なくとも一
部を覆うように形成された後酸化膜６ａからなるＭＯＳ
ＦＥＴを複数有する半導体装置であって、後酸化膜６
ａ，６ｂは異なる膜厚を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路
（ＬＳＩ）に用いられる同一チップ内に２種類以上の膜
厚の後酸化膜を有するＭＩＳＦＥＴが形成された半導体
装置及びその製造方法に関する。
（ＬＳＩ）に用いられる同一チップ内に２種類以上の膜
厚の後酸化膜を有するＭＩＳＦＥＴが形成された半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】ＳＯＣ（System on a Chip）あるいはシ
ステムＬＳＩにおいては、各種のＭＯＳＦＥＴが１チッ
プの中に混在するようになる。入出力回路や混載ＤＲＡ
Ｍ回路、混載アナログ回路には比較的高い電源電圧（例
えば３．３Ｖ，２．５Ｖ，１．８Ｖ）が必要とされる。
一方、論理（デジタル）回路や混載ＳＲＡＭ回路には、
ＭＯＳＦＥＴ遅延を最小化するためにゲート長が短く、
ゲート絶縁膜膜厚が薄く、低い電源電圧（例えば１．５
Ｖ，１．２Ｖ，１．０Ｖ）で駆動するＭＯＳＦＥＴが用
いられている。
ステムＬＳＩにおいては、各種のＭＯＳＦＥＴが１チッ
プの中に混在するようになる。入出力回路や混載ＤＲＡ
Ｍ回路、混載アナログ回路には比較的高い電源電圧（例
えば３．３Ｖ，２．５Ｖ，１．８Ｖ）が必要とされる。
一方、論理（デジタル）回路や混載ＳＲＡＭ回路には、
ＭＯＳＦＥＴ遅延を最小化するためにゲート長が短く、
ゲート絶縁膜膜厚が薄く、低い電源電圧（例えば１．５
Ｖ，１．２Ｖ，１．０Ｖ）で駆動するＭＯＳＦＥＴが用
いられている。
【０００３】また、同じ論理（デジタル）回路の中の同
一電源電圧で駆動するＭＯＳＦＥＴでも、多段のＣＭＯ
Ｓを駆動するためにＭＯＳＦＥＴ部の負荷容量が低いこ
とが要求されるゲート負荷駆動用ＭＯＳＦＥＴと、多層
配線を駆動するために高いドレイン電流が要求される配
線負荷駆動用のＭＯＳＦＥＴが混在する。
一電源電圧で駆動するＭＯＳＦＥＴでも、多段のＣＭＯ
Ｓを駆動するためにＭＯＳＦＥＴ部の負荷容量が低いこ
とが要求されるゲート負荷駆動用ＭＯＳＦＥＴと、多層
配線を駆動するために高いドレイン電流が要求される配
線負荷駆動用のＭＯＳＦＥＴが混在する。
【０００４】高い電源電圧が必要とされる回路に関して
は、ゲート絶縁膜膜厚を２種類、あるいは３種類以上作
成して対策しているのが現状である。しかしながら、ゲ
ート絶縁膜を複数の膜厚とすることのみでは、以下のよ
うな問題が生じる。すなわち、高電圧系ＭＯＳＦＥＴに
最適な後酸化膜、ソース／ドレインエクステンションの
条件を高電圧系に用いた場合には、ドレイン耐圧やホッ
トキャリア耐性、ＧＩＤＬ（Gate Induced Drain Leaka
ge Current）やＰＮトンネリング電流に問題が生じやす
い。
は、ゲート絶縁膜膜厚を２種類、あるいは３種類以上作
成して対策しているのが現状である。しかしながら、ゲ
ート絶縁膜を複数の膜厚とすることのみでは、以下のよ
うな問題が生じる。すなわち、高電圧系ＭＯＳＦＥＴに
最適な後酸化膜、ソース／ドレインエクステンションの
条件を高電圧系に用いた場合には、ドレイン耐圧やホッ
トキャリア耐性、ＧＩＤＬ（Gate Induced Drain Leaka
ge Current）やＰＮトンネリング電流に問題が生じやす
い。
【０００５】低い電源電圧で駆動する回路に関しても、
ドレイン設計を同一にしていまうと以下のような問題が
生じる。すなわち、ゲート負荷駆動用ＭＯＳＦＥＴにお
いては、ミラー容量や接合容量等の規制容量を最小にす
ることが望まれる一方で、配線負荷駆動用ＭＯＳＦＥＴ
においては、エクステンションを深く形成してミラー容
量を増やしてでも、ドレイン電流を稼ぐことが望ましい
と思われる。従って、両者の間では、最適な後酸化膜、
ソース／ドレインエクステンションの条件は異なってく
ると考えられる。
ドレイン設計を同一にしていまうと以下のような問題が
生じる。すなわち、ゲート負荷駆動用ＭＯＳＦＥＴにお
いては、ミラー容量や接合容量等の規制容量を最小にす
ることが望まれる一方で、配線負荷駆動用ＭＯＳＦＥＴ
においては、エクステンションを深く形成してミラー容
量を増やしてでも、ドレイン電流を稼ぐことが望ましい
と思われる。従って、両者の間では、最適な後酸化膜、
ソース／ドレインエクステンションの条件は異なってく
ると考えられる。
【０００６】
【発明が解決しようとする課題】上述した如く、従来の
半導体装置では、単一の条件で一つの集積回路を形成す
ることは困難であった。
半導体装置では、単一の条件で一つの集積回路を形成す
ることは困難であった。
【０００７】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、１つの集積回路に
異なる動作特性や用途に応じて最適なＭＩＳＦＥＴ構造
を有する半導体装置及びその製造方法を提供することに
ある。
たもので、その目的とするところは、１つの集積回路に
異なる動作特性や用途に応じて最適なＭＩＳＦＥＴ構造
を有する半導体装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】この発明の第１の観点に
よれば、半導体基板と、この半導体基板に互いに離間し
て形成されたソース領域及びドレイン領域と、このソー
ス領域及びドレイン領域の間の半導体基板上に選択的に
積層形成されたゲート絶縁膜及びゲート電極と、このゲ
ート電極の側面の少なくとも一部と、ゲート絶縁膜と、
ソース領域又はドレイン領域の少なくとも一部を覆うよ
うに形成された絶縁膜からなるＭＩＳＦＥＴを複数有す
る半導体装置であって、ＭＩＳＦＥＴの絶縁膜は少なく
とも２つ以上の膜厚を有することを特徴とする半導体装
置が提供される。
よれば、半導体基板と、この半導体基板に互いに離間し
て形成されたソース領域及びドレイン領域と、このソー
ス領域及びドレイン領域の間の半導体基板上に選択的に
積層形成されたゲート絶縁膜及びゲート電極と、このゲ
ート電極の側面の少なくとも一部と、ゲート絶縁膜と、
ソース領域又はドレイン領域の少なくとも一部を覆うよ
うに形成された絶縁膜からなるＭＩＳＦＥＴを複数有す
る半導体装置であって、ＭＩＳＦＥＴの絶縁膜は少なく
とも２つ以上の膜厚を有することを特徴とする半導体装
置が提供される。
【０００９】このような構成によれば、ゲート電極の側
面の少なくとも一部から前記ソース領域又は前記ドレイ
ン領域の少なくとも一部までを覆うように形成された絶
縁膜が異なる膜厚を有するＭＩＳＦＥＴを有するため、
電源電圧の相違や用途の相違に応じた最適なＭＩＳＦＥ
Ｔ構造を有する半導体装置が提供される。具体的には、
例えば高電圧の用途を有する入出力回路、混載ＤＲＡＭ
回路、混載アナログ回路等は厚い膜厚の絶縁膜を有する
ＭＩＳＦＥＴで、低電圧の用途を有する論理回路や混載
ＳＲＡＭ回路等は薄膜厚の絶縁膜を有するＭＩＳＦＥＴ
で構成すれば、低電圧系のＭＩＳＦＥＴでは所望のドレ
イン電流を得ることができるとともに、高電圧系のＭＩ
ＳＦＥＴではホットキャリア耐性に優れ、ＧＩＤＬの問
題を抑制することができる。
面の少なくとも一部から前記ソース領域又は前記ドレイ
ン領域の少なくとも一部までを覆うように形成された絶
縁膜が異なる膜厚を有するＭＩＳＦＥＴを有するため、
電源電圧の相違や用途の相違に応じた最適なＭＩＳＦＥ
Ｔ構造を有する半導体装置が提供される。具体的には、
例えば高電圧の用途を有する入出力回路、混載ＤＲＡＭ
回路、混載アナログ回路等は厚い膜厚の絶縁膜を有する
ＭＩＳＦＥＴで、低電圧の用途を有する論理回路や混載
ＳＲＡＭ回路等は薄膜厚の絶縁膜を有するＭＩＳＦＥＴ
で構成すれば、低電圧系のＭＩＳＦＥＴでは所望のドレ
イン電流を得ることができるとともに、高電圧系のＭＩ
ＳＦＥＴではホットキャリア耐性に優れ、ＧＩＤＬの問
題を抑制することができる。
【００１０】好ましくは、絶縁膜は酸化、窒化又は酸化
窒化された絶縁膜である。これにより、ゲート絶縁膜の
側面部分が緻密な絶縁膜で覆われるため、電界集中を抑
制することができる。さらに好ましくは、ＣＶＤ法によ
り形成され、絶縁膜の周囲を覆い、ゲート電極とソース
領域又はドレイン領域の短絡を防止するＣＶＤ絶縁膜を
さらに有し、絶縁膜は、酸化、窒化又は酸化窒化された
後、拡散により得られる膜である。
窒化された絶縁膜である。これにより、ゲート絶縁膜の
側面部分が緻密な絶縁膜で覆われるため、電界集中を抑
制することができる。さらに好ましくは、ＣＶＤ法によ
り形成され、絶縁膜の周囲を覆い、ゲート電極とソース
領域又はドレイン領域の短絡を防止するＣＶＤ絶縁膜を
さらに有し、絶縁膜は、酸化、窒化又は酸化窒化された
後、拡散により得られる膜である。
【００１１】好ましくは、エッチングは、希フッ酸ある
いはフッ化アンモニウムによるウェットエッチング、あ
るいは有機系ガスによるドライエッチングである。
いはフッ化アンモニウムによるウェットエッチング、あ
るいは有機系ガスによるドライエッチングである。
【００１２】好ましくは、酸化、窒化及び酸化窒化レー
トを変えるイオンとは、アルゴンイオン、フッ素イオ
ン、あるいはヨウ素イオンであり、酸化レートを速くす
ることができる。また、チッソイオンを用いれば、酸化
レートを遅くすることができる。
トを変えるイオンとは、アルゴンイオン、フッ素イオ
ン、あるいはヨウ素イオンであり、酸化レートを速くす
ることができる。また、チッソイオンを用いれば、酸化
レートを遅くすることができる。
【００１３】本発明の別の観点によれば、半導体基板上
にゲート絶縁膜及びゲート電極を選択的に複数形成する
工程と、前記ゲート絶縁膜の露出した側面を少なくとも
覆うように、前記ゲート電極の少なくとも一部及び前記
ゲート絶縁膜の側面から前記半導体基板表面の少なくと
も一部にかけて絶縁膜を複数形成する工程と、前記複数
形成された絶縁膜の少なくとも１つをエッチングにより
薄膜化する工程とを有することを特徴とする半導体装置
の製造方法が提供される。
にゲート絶縁膜及びゲート電極を選択的に複数形成する
工程と、前記ゲート絶縁膜の露出した側面を少なくとも
覆うように、前記ゲート電極の少なくとも一部及び前記
ゲート絶縁膜の側面から前記半導体基板表面の少なくと
も一部にかけて絶縁膜を複数形成する工程と、前記複数
形成された絶縁膜の少なくとも１つをエッチングにより
薄膜化する工程とを有することを特徴とする半導体装置
の製造方法が提供される。
【００１４】さらに本発明の別の観点によれば、半導体
基板上にゲート絶縁膜及びゲート電極を選択的に複数形
成する工程と、前記ゲート絶縁膜の露出した側面を少な
くとも覆うように、前記ゲート電極の少なくとも一部及
び前記ゲート絶縁膜の側面から前記半導体基板表面の少
なくとも一部にかけて第１の絶縁膜を複数形成する工程
と、前記複数形成された第１の絶縁膜の少なくとも１つ
をエッチングにより除去する工程と、前記第１の絶縁膜
が除去された前記ゲート絶縁膜の露出した表面を少なく
とも覆うように、前記ゲート電極の少なくと一部及び前
記ゲート絶縁膜の側面から前記半導体基板表面の少なく
とも一部にかけて第２の絶縁膜を少なくとも１つ形成す
る工程とを有することを特徴とする半導体装置の製造方
法が提供される。
基板上にゲート絶縁膜及びゲート電極を選択的に複数形
成する工程と、前記ゲート絶縁膜の露出した側面を少な
くとも覆うように、前記ゲート電極の少なくとも一部及
び前記ゲート絶縁膜の側面から前記半導体基板表面の少
なくとも一部にかけて第１の絶縁膜を複数形成する工程
と、前記複数形成された第１の絶縁膜の少なくとも１つ
をエッチングにより除去する工程と、前記第１の絶縁膜
が除去された前記ゲート絶縁膜の露出した表面を少なく
とも覆うように、前記ゲート電極の少なくと一部及び前
記ゲート絶縁膜の側面から前記半導体基板表面の少なく
とも一部にかけて第２の絶縁膜を少なくとも１つ形成す
る工程とを有することを特徴とする半導体装置の製造方
法が提供される。
【００１５】さらに本発明の別の観点によれば、半導体
基板表面から所定の深さまで複数の素子分離絶縁膜を形
成することにより、該複数の素子分離絶縁膜同士の間に
複数の素子形成領域を形成する工程と、前記複数の素子
形成領域にゲート絶縁膜及びゲート電極を選択的に複数
形成する工程と、前記素子形成領域の少なくとも１つの
表面に、酸化レート、窒化レート及び酸化窒化レートの
少なくとも一つを変えるイオンを注入する工程と、前記
ゲート絶縁膜の露出した側面を少なくとも覆うように、
前記ゲート電極の少なくとも一部及び前記ゲート絶縁膜
の側面から前記半導体基板表面の少なくとも一部にかけ
て膜厚の異なる酸化膜、窒化膜及び酸化窒化膜を複数形
成する工程とを有することを特徴とする半導体装置の製
造方法が提供される。
基板表面から所定の深さまで複数の素子分離絶縁膜を形
成することにより、該複数の素子分離絶縁膜同士の間に
複数の素子形成領域を形成する工程と、前記複数の素子
形成領域にゲート絶縁膜及びゲート電極を選択的に複数
形成する工程と、前記素子形成領域の少なくとも１つの
表面に、酸化レート、窒化レート及び酸化窒化レートの
少なくとも一つを変えるイオンを注入する工程と、前記
ゲート絶縁膜の露出した側面を少なくとも覆うように、
前記ゲート電極の少なくとも一部及び前記ゲート絶縁膜
の側面から前記半導体基板表面の少なくとも一部にかけ
て膜厚の異なる酸化膜、窒化膜及び酸化窒化膜を複数形
成する工程とを有することを特徴とする半導体装置の製
造方法が提供される。
【００１６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
の実施形態を説明する。
【００１７】（第１実施形態）図１は本発明の第１実施
形態に係る半導体装置の全体構成を示す断面図である。
図１に示すように、１はｐ型のシリコン基板である。こ
のシリコン基板１上には、ｐ型不純物が拡散して得られ
るウェル１ａとｎ型不純物が拡散して得られるウェル１
ｂが素子形成領域に交互に形成されている。これら複数
のウェル１ａ，１ｂ同士は互いにその領域が重なりあう
ように形成されており、その重なり部分であってシリコ
ン基板１表面から所定の深さまで素子分離絶縁膜２が形
成されている。
形態に係る半導体装置の全体構成を示す断面図である。
図１に示すように、１はｐ型のシリコン基板である。こ
のシリコン基板１上には、ｐ型不純物が拡散して得られ
るウェル１ａとｎ型不純物が拡散して得られるウェル１
ｂが素子形成領域に交互に形成されている。これら複数
のウェル１ａ，１ｂ同士は互いにその領域が重なりあう
ように形成されており、その重なり部分であってシリコ
ン基板１表面から所定の深さまで素子分離絶縁膜２が形
成されている。
【００１８】シリコン基板１上であって素子分離絶縁膜
２以外の領域には、２種類のＭＯＳＦＥＴ３ａ及び３ｂ
が交互に形成されている。
２以外の領域には、２種類のＭＯＳＦＥＴ３ａ及び３ｂ
が交互に形成されている。
【００１９】隣り合う素子分離絶縁膜２の間に例えば膜
厚０．５ｎｍ〜５ｎｍの例えばＳｉＯ2からなるゲート
絶縁膜４ａを介して例えばｐｏｌｙ−Ｓｉからなるゲー
ト電極５ａが選択的に形成されてＭＯＳＦＥＴ３ａが構
成される。また、ゲート電極５ａの側壁には例えばＳｉ
Ｏ2等の後酸化膜６ａを介して側壁絶縁膜７ａが設けら
れている。後酸化膜６ａはゲート電極５ａの側壁のみな
らず、ゲート電極５ａの側部からゲート電極５ａの側部
のシリコン基板１表面までを覆うように例えば０．５ｎ
ｍ〜５ｎｍの膜厚で薄く形成されている。
厚０．５ｎｍ〜５ｎｍの例えばＳｉＯ2からなるゲート
絶縁膜４ａを介して例えばｐｏｌｙ−Ｓｉからなるゲー
ト電極５ａが選択的に形成されてＭＯＳＦＥＴ３ａが構
成される。また、ゲート電極５ａの側壁には例えばＳｉ
Ｏ2等の後酸化膜６ａを介して側壁絶縁膜７ａが設けら
れている。後酸化膜６ａはゲート電極５ａの側壁のみな
らず、ゲート電極５ａの側部からゲート電極５ａの側部
のシリコン基板１表面までを覆うように例えば０．５ｎ
ｍ〜５ｎｍの膜厚で薄く形成されている。
【００２０】ゲート電極５ａ及び側壁絶縁膜７ａが設け
られていないシリコン基板１表面から所定の深さまでの
領域にはゲート電極５直下の領域を挟んで高濃度拡散層
８ａ及び８ｃが形成されている。これら高濃度拡散層８
ａ及び８ｃは、側壁絶縁膜７ａの直下領域近傍から素子
分離絶縁膜２まで延在している。また、これら高濃度拡
散層８ａ及び８ｃに挟まれた領域であって側壁絶縁膜７
ａの直下のシリコン基板１表面から所定の深さまでには
低濃度拡散層９ａ及び９ｃが形成されている。低濃度拡
散層９ａ及び９ｃの領域の深さは高濃度拡散層８ａ及び
８ｃの深さよりも浅く形成されている。
られていないシリコン基板１表面から所定の深さまでの
領域にはゲート電極５直下の領域を挟んで高濃度拡散層
８ａ及び８ｃが形成されている。これら高濃度拡散層８
ａ及び８ｃは、側壁絶縁膜７ａの直下領域近傍から素子
分離絶縁膜２まで延在している。また、これら高濃度拡
散層８ａ及び８ｃに挟まれた領域であって側壁絶縁膜７
ａの直下のシリコン基板１表面から所定の深さまでには
低濃度拡散層９ａ及び９ｃが形成されている。低濃度拡
散層９ａ及び９ｃの領域の深さは高濃度拡散層８ａ及び
８ｃの深さよりも浅く形成されている。
【００２１】ゲート電極５ａ及び側壁絶縁膜７ａが形成
されていないシリコン基板１表面にはシリサイド膜１０
ａが拡散層８ａ，８ｃに接して形成されている。このシ
リサイド膜１０ａは側壁絶縁膜７ａのエッジから素子分
離絶縁膜２まで延在している。
されていないシリコン基板１表面にはシリサイド膜１０
ａが拡散層８ａ，８ｃに接して形成されている。このシ
リサイド膜１０ａは側壁絶縁膜７ａのエッジから素子分
離絶縁膜２まで延在している。
【００２２】ゲート電極５ａの上面には、膜厚１０ｎｍ
〜６０ｎｍのシリサイド膜１１ａが形成されている。
〜６０ｎｍのシリサイド膜１１ａが形成されている。
【００２３】ＭＯＳＦＥＴ３ｂは、ＭＯＳＦＥＴ３ａと
基本的な構造は同じである。異なるのは、ゲート絶縁膜
４ｂの膜厚、後酸化膜６ｂの膜厚のみである。ゲート絶
縁膜４ｂの膜厚は例えば３ｎｍ〜１０ｎｍとなってお
り、ゲート絶縁膜４ａの膜厚に比較して厚く形成されて
いる。また、後酸化膜６ｂの膜厚は例えば３ｎｍ〜１５
ｎｍとなっており、後酸化膜６ａの膜厚に比較して厚く
形成されている。
基本的な構造は同じである。異なるのは、ゲート絶縁膜
４ｂの膜厚、後酸化膜６ｂの膜厚のみである。ゲート絶
縁膜４ｂの膜厚は例えば３ｎｍ〜１０ｎｍとなってお
り、ゲート絶縁膜４ａの膜厚に比較して厚く形成されて
いる。また、後酸化膜６ｂの膜厚は例えば３ｎｍ〜１５
ｎｍとなっており、後酸化膜６ａの膜厚に比較して厚く
形成されている。
【００２４】次に、図２（ａ）〜図４（ｆ）の工程断面
図を用いて上記半導体装置の製造方法を説明する。
図を用いて上記半導体装置の製造方法を説明する。
【００２５】図２（ａ）に示すように、まずシリコン基
板１の表面から所定の深さまで溝を複数形成し、この溝
に絶縁膜を埋め込み形成することにより素子分離絶縁膜
２を複数形成する。これにより、素子形成領域２１ａ及
び２１ｂが定義される。そして、素子形成領域２１ａに
は例えばボロン等のイオン注入等によりｐ型不純物を拡
散させ、ｐ型ウェル１ａを形成する。一方、素子形成領
域２１ｂには素子形成領域２１ａと同じ手法によりリン
等のイオン注入によりｎ型不純物を拡散させてｎ型ウェ
ル１ｂを形成する。
板１の表面から所定の深さまで溝を複数形成し、この溝
に絶縁膜を埋め込み形成することにより素子分離絶縁膜
２を複数形成する。これにより、素子形成領域２１ａ及
び２１ｂが定義される。そして、素子形成領域２１ａに
は例えばボロン等のイオン注入等によりｐ型不純物を拡
散させ、ｐ型ウェル１ａを形成する。一方、素子形成領
域２１ｂには素子形成領域２１ａと同じ手法によりリン
等のイオン注入によりｎ型不純物を拡散させてｎ型ウェ
ル１ｂを形成する。
【００２６】次に、シリコン基板１表面であって素子形
成領域２１ａ及び２１ｂ内に、ゲート絶縁膜４ａ，４ｂ
及びゲート電極５ａ，５ｂを積層して選択的に形成す
る。なお、ゲート絶縁膜４ａ及び４ｂは別々の条件によ
り形成される。これにより、ゲート絶縁膜４ａはゲート
絶縁膜４ｂよりも薄くなる。
成領域２１ａ及び２１ｂ内に、ゲート絶縁膜４ａ，４ｂ
及びゲート電極５ａ，５ｂを積層して選択的に形成す
る。なお、ゲート絶縁膜４ａ及び４ｂは別々の条件によ
り形成される。これにより、ゲート絶縁膜４ａはゲート
絶縁膜４ｂよりも薄くなる。
【００２７】次に、図２（ｂ）に示すように、素子形成
領域２１ａ及び２１ｂ表面に後酸化膜６ａ及び６ｂをそ
れぞれ形成する。後酸化膜６ａの形成は、後酸化膜６ａ
は、ゲート電極５ａの上面から側面、さらにはゲート絶
縁膜４ａの露出部分と、素子形成領域２１ａ内のシリコ
ン基板１表面に薄く形成され、素子分離絶縁膜２まで延
在している。後酸化膜６ｂも後酸化膜６ａと同様の構成
である。また、後酸化膜６ａの酸化工程により、ゲート
電極５ａの側面であってゲート絶縁膜５ａと接する部分
でかつ後酸化膜６ａに接する部分（以下、ゲート側壁底
部５ｆと呼ぶ）はゲート電極５ａが酸化され、酸化膜と
なっている。これにより、後に形成される拡散層８ａ，
８ｃ，９ａ，９ｃとゲート電極５ａの間隔が大きくな
る。従って、ゲート電極５ａの角部で生じる電界集中を
抑制することができる。また、ゲート電極５ａのゲート
側壁底部５ｆと同様に、ゲート電極５ｂにも同様の形状
のゲート側壁底部５ｇが形成される。
領域２１ａ及び２１ｂ表面に後酸化膜６ａ及び６ｂをそ
れぞれ形成する。後酸化膜６ａの形成は、後酸化膜６ａ
は、ゲート電極５ａの上面から側面、さらにはゲート絶
縁膜４ａの露出部分と、素子形成領域２１ａ内のシリコ
ン基板１表面に薄く形成され、素子分離絶縁膜２まで延
在している。後酸化膜６ｂも後酸化膜６ａと同様の構成
である。また、後酸化膜６ａの酸化工程により、ゲート
電極５ａの側面であってゲート絶縁膜５ａと接する部分
でかつ後酸化膜６ａに接する部分（以下、ゲート側壁底
部５ｆと呼ぶ）はゲート電極５ａが酸化され、酸化膜と
なっている。これにより、後に形成される拡散層８ａ，
８ｃ，９ａ，９ｃとゲート電極５ａの間隔が大きくな
る。従って、ゲート電極５ａの角部で生じる電界集中を
抑制することができる。また、ゲート電極５ａのゲート
側壁底部５ｆと同様に、ゲート電極５ｂにも同様の形状
のゲート側壁底部５ｇが形成される。
【００２８】次に、図３（ｃ）に示すように、レジスト
２２を装置全面に堆積した後、フォトリソグラフィ技術
を用いて素子形成領域２１ａ上に形成されたレジスト２
２を除去し、素子形成領域２１ｂ上のみにレジスト２２
を選択的に残存させる。そして、このレジスト２２をマ
スクにして例えば希フッ酸を用いたウェットエッチング
２３を行い、後酸化膜６ａの膜厚が０．５ｎｍ〜５ｎｍ
程度になったところで止めるハーフエッチングとする。
これにより、後酸化膜６ａは等方的に膜厚が薄くなり、
レジスト２２のマスクにより保護された後酸化膜６ｂに
よりも膜厚を薄くすることができる。
２２を装置全面に堆積した後、フォトリソグラフィ技術
を用いて素子形成領域２１ａ上に形成されたレジスト２
２を除去し、素子形成領域２１ｂ上のみにレジスト２２
を選択的に残存させる。そして、このレジスト２２をマ
スクにして例えば希フッ酸を用いたウェットエッチング
２３を行い、後酸化膜６ａの膜厚が０．５ｎｍ〜５ｎｍ
程度になったところで止めるハーフエッチングとする。
これにより、後酸化膜６ａは等方的に膜厚が薄くなり、
レジスト２２のマスクにより保護された後酸化膜６ｂに
よりも膜厚を薄くすることができる。
【００２９】次に、図３（ｄ）に示すように、素子形成
領域２１ｂ上のレジスト２２を除去した後、素子形成領
域２１ａに例えばリン等のイオン注入を行い不純物を拡
散させてｎ-型の低濃度不純物拡散層９ａ及び９ｃを形
成する。この不純物拡散ではゲート電極５ａがマスクと
して機能する。従って、ゲート電極５ａに自己整合的に
不純物が拡散するため、不純物拡散層９ａ及び９ｃはゲ
ート電極５ａの側壁の直下からゲート電極５ａの下方に
まで潜り込むように形成される。なお、素子形成領域２
１ｂにも素子形成領域２１ａと同様に例えばボロン等の
イオン注入により不純物を拡散させ、ｐ-型の低濃度不
純物拡散層９ｂ及び９ｄを形成する。
領域２１ｂ上のレジスト２２を除去した後、素子形成領
域２１ａに例えばリン等のイオン注入を行い不純物を拡
散させてｎ-型の低濃度不純物拡散層９ａ及び９ｃを形
成する。この不純物拡散ではゲート電極５ａがマスクと
して機能する。従って、ゲート電極５ａに自己整合的に
不純物が拡散するため、不純物拡散層９ａ及び９ｃはゲ
ート電極５ａの側壁の直下からゲート電極５ａの下方に
まで潜り込むように形成される。なお、素子形成領域２
１ｂにも素子形成領域２１ａと同様に例えばボロン等の
イオン注入により不純物を拡散させ、ｐ-型の低濃度不
純物拡散層９ｂ及び９ｄを形成する。
【００３０】次に、図４（ｅ）に示すように、装置全面
にＣＶＤ法により形成されたＳｉＯ 2からなる絶縁膜を
堆積し、このＣＶＤ絶縁膜を異方性エッチング等により
除去することにより、ゲート電極５ａ及び５ｂの側壁に
それぞれＣＶＤ側壁絶縁膜７ａ及び７ｂを形成する。な
お、この異方性エッチングにより、素子形成領域２１ａ
では、素子分離絶縁膜２まで延在している後酸化膜６ａ
が、ゲート絶縁膜４ａ及びゲート電極５ａから所定の距
離までを残して選択的に除去される。これにより、不純
物拡散層９ａ及び９ｃの形成されたシリコン基板１表面
のうち、側壁絶縁膜７ａのエッジから素子分離絶縁膜２
までの領域が露出する。なお、この異方性エッチングは
素子形成領域２１ｂについても同様に行われる。従っ
て、不純物拡散層９ｂ及び９ｄの形成されたシリコン基
板１表面のうち、側壁絶縁膜７ｂのエッジから素子分離
絶縁膜２までの領域が露出する。
にＣＶＤ法により形成されたＳｉＯ 2からなる絶縁膜を
堆積し、このＣＶＤ絶縁膜を異方性エッチング等により
除去することにより、ゲート電極５ａ及び５ｂの側壁に
それぞれＣＶＤ側壁絶縁膜７ａ及び７ｂを形成する。な
お、この異方性エッチングにより、素子形成領域２１ａ
では、素子分離絶縁膜２まで延在している後酸化膜６ａ
が、ゲート絶縁膜４ａ及びゲート電極５ａから所定の距
離までを残して選択的に除去される。これにより、不純
物拡散層９ａ及び９ｃの形成されたシリコン基板１表面
のうち、側壁絶縁膜７ａのエッジから素子分離絶縁膜２
までの領域が露出する。なお、この異方性エッチングは
素子形成領域２１ｂについても同様に行われる。従っ
て、不純物拡散層９ｂ及び９ｄの形成されたシリコン基
板１表面のうち、側壁絶縁膜７ｂのエッジから素子分離
絶縁膜２までの領域が露出する。
【００３１】次に、図４（ｆ）に示すように、素子形成
領域２１ａにさらに不純物を拡散させてｎ+型高濃度拡
散層８ａ及び８ｃを形成する。この不純物拡散では、ゲ
ート電極５ａ及び側壁絶縁膜７ａがマスクとして機能す
る。従って、ゲート電極５ａ及び側壁絶縁膜７ａに自己
整合的に不純物が拡散するため、高濃度拡散層８ａ及び
８ｃは側壁絶縁膜７ａの直下から側壁絶縁膜７ａの下方
にまで潜り込むように形成される。
領域２１ａにさらに不純物を拡散させてｎ+型高濃度拡
散層８ａ及び８ｃを形成する。この不純物拡散では、ゲ
ート電極５ａ及び側壁絶縁膜７ａがマスクとして機能す
る。従って、ゲート電極５ａ及び側壁絶縁膜７ａに自己
整合的に不純物が拡散するため、高濃度拡散層８ａ及び
８ｃは側壁絶縁膜７ａの直下から側壁絶縁膜７ａの下方
にまで潜り込むように形成される。
【００３２】この高濃度拡散層８ａ及び８ｃは低濃度拡
散層９ａ及び９ｃとは異なり、後酸化膜６ａを介さずに
露出したシリコン基板１表面に直接不純物を拡散させて
形成されるため、低濃度拡散層９ａ及び９ｃよりも深い
位置まで形成される。
散層９ａ及び９ｃとは異なり、後酸化膜６ａを介さずに
露出したシリコン基板１表面に直接不純物を拡散させて
形成されるため、低濃度拡散層９ａ及び９ｃよりも深い
位置まで形成される。
【００３３】また、低濃度拡散層９ａ及び９ｃはゲート
電極５ａに自己整合的に形成されるものであるのに対し
て高濃度拡散層８ａ及び８ｃはゲート電極５ａに加えて
側壁絶縁膜７ａを含めて自己整合的に形成されるもので
ある。従って、低濃度拡散層９ａ及び９ｃの方がゲート
電極５ａの下方にまで延びて形成されるのに対して、高
濃度拡散層８ａ及び８ｃはゲート電極５ａの下方にまで
延びずに形成される。これら拡散層８ａ，９ａはソース
領域となり、拡散層８ｃ，９ｃはドレイン領域となる。
なお、拡散層８ｂ及び８ｄと拡散層９ｂ及び９ｄの構成
も拡散層８ａ及び８ｃと拡散層９ａ及び９ｃと同じであ
る。
電極５ａに自己整合的に形成されるものであるのに対し
て高濃度拡散層８ａ及び８ｃはゲート電極５ａに加えて
側壁絶縁膜７ａを含めて自己整合的に形成されるもので
ある。従って、低濃度拡散層９ａ及び９ｃの方がゲート
電極５ａの下方にまで延びて形成されるのに対して、高
濃度拡散層８ａ及び８ｃはゲート電極５ａの下方にまで
延びずに形成される。これら拡散層８ａ，９ａはソース
領域となり、拡散層８ｃ，９ｃはドレイン領域となる。
なお、拡散層８ｂ及び８ｄと拡散層９ｂ及び９ｄの構成
も拡散層８ａ及び８ｃと拡散層９ａ及び９ｃと同じであ
る。
【００３４】次に、配線抵抗の低減を図るため、不純物
拡散層９ａ〜９ｄの表面にシリサイド膜１０ａ，１０ｂ
を、ゲート電極５ａ，５ｂの表面にシリサイド膜１１
ａ，１１ｂを形成する。シリサイド膜１０ａ，１０ｂ，
１１ａ，１１ｂは例えばＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳ
ｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等により形成され
る。また、シリサイド膜１１ａ，１１ｂの形成の際に
は、ゲート電極５ａ，５ｂの表面を所定の深さまで除去
して浅い溝を形成し、その溝に形成する。これにより、
素子形成領域２１ａのシリコン基板１表面の露出した部
分にはシリサイド膜１０ａが形成されるとともに、ゲー
ト電極５ａの表面の露出した部分にはシリサイド膜１１
ａが形成される。
拡散層９ａ〜９ｄの表面にシリサイド膜１０ａ，１０ｂ
を、ゲート電極５ａ，５ｂの表面にシリサイド膜１１
ａ，１１ｂを形成する。シリサイド膜１０ａ，１０ｂ，
１１ａ，１１ｂは例えばＴｉＳｉ2，ＣｏＳｉ2，ＰｔＳ
ｉ，Ｐｄ2Ｓｉ，ＩｒＳｉ3，ＲｈＳｉ等により形成され
る。また、シリサイド膜１１ａ，１１ｂの形成の際に
は、ゲート電極５ａ，５ｂの表面を所定の深さまで除去
して浅い溝を形成し、その溝に形成する。これにより、
素子形成領域２１ａのシリコン基板１表面の露出した部
分にはシリサイド膜１０ａが形成されるとともに、ゲー
ト電極５ａの表面の露出した部分にはシリサイド膜１１
ａが形成される。
【００３５】シリサイド膜１０ａは拡散層８ａ、８ｂに
接して形成され、これらによりエレベーティドソース・
ドレイン構造が形成される。これにより、図１に示すＭ
ＯＳＦＥＴ３ａ及び３ｂを持つ半導体装置が製造され
る。
接して形成され、これらによりエレベーティドソース・
ドレイン構造が形成される。これにより、図１に示すＭ
ＯＳＦＥＴ３ａ及び３ｂを持つ半導体装置が製造され
る。
【００３６】このように、本実施形態では、ゲート電極
の側壁からシリコン基板１表面にかけて、異なる膜厚の
後酸化膜６ａ，６ｂが形成される。これにより、２種類
以上の異なる膜厚の後酸化膜を有するＭＯＳＦＥＴが形
成可能である。従って、使用用途の異なる各種ＭＯＳＦ
ＥＴに対して最適な後酸化膜構造を備えることが可能と
なり、ＳＯＣあるいはシステムＬＳＩの実現がさらに容
易となる。具体的には、例えば膜厚の薄い後酸化膜６ａ
を有するＭＯＳＦＥＴ３ａを高駆動電流を要求されるト
ランジスタとして用い、膜厚の厚い酸化膜６ｂを有する
ＭＯＳＦＥＴ３ｂを低電源電圧のトランジスタとして用
いることができる。
の側壁からシリコン基板１表面にかけて、異なる膜厚の
後酸化膜６ａ，６ｂが形成される。これにより、２種類
以上の異なる膜厚の後酸化膜を有するＭＯＳＦＥＴが形
成可能である。従って、使用用途の異なる各種ＭＯＳＦ
ＥＴに対して最適な後酸化膜構造を備えることが可能と
なり、ＳＯＣあるいはシステムＬＳＩの実現がさらに容
易となる。具体的には、例えば膜厚の薄い後酸化膜６ａ
を有するＭＯＳＦＥＴ３ａを高駆動電流を要求されるト
ランジスタとして用い、膜厚の厚い酸化膜６ｂを有する
ＭＯＳＦＥＴ３ｂを低電源電圧のトランジスタとして用
いることができる。
【００３７】しかも、一方のＭＯＳＦＥＴを例えばレジ
ストからなるマスクで覆った状態でウェットエッチング
を用いる。これにより、膜厚の異なる後酸化膜６ａ及び
６ｂを形成することができる。なお、ウェットエッチン
グを用いたが、ドライエッチングを用いてもよいことは
もちろんである。ドライエッチングの場合にはエッチン
グに異方性を有する。
ストからなるマスクで覆った状態でウェットエッチング
を用いる。これにより、膜厚の異なる後酸化膜６ａ及び
６ｂを形成することができる。なお、ウェットエッチン
グを用いたが、ドライエッチングを用いてもよいことは
もちろんである。ドライエッチングの場合にはエッチン
グに異方性を有する。
【００３８】従って、後酸化膜６ａのうち、ゲート電極
５ａの側壁に形成された部分と、シリコン基板１表面に
形成された部分の膜厚は異なる。ゲート電極５ａの側壁
に形成された部分の膜厚は、ウェットエッチングの場合
よりもわずかにしか除去されない。従って、後酸化膜６
ａと後酸化膜６ｂのうち、ゲート電極５ａ，５ｂの側壁
部分に形成された部分の膜厚を微少量変化させてＭＯＳ
ＦＥＴを形成する場合に有効である。
５ａの側壁に形成された部分と、シリコン基板１表面に
形成された部分の膜厚は異なる。ゲート電極５ａの側壁
に形成された部分の膜厚は、ウェットエッチングの場合
よりもわずかにしか除去されない。従って、後酸化膜６
ａと後酸化膜６ｂのうち、ゲート電極５ａ，５ｂの側壁
部分に形成された部分の膜厚を微少量変化させてＭＯＳ
ＦＥＴを形成する場合に有効である。
【００３９】（第２実施形態）本実施形態は第１実施形
態の変形例に係わる。第１実施形態では、ハーフエッチ
ングを用いて後酸化膜６ａ及び６ｂの膜厚を変える場合
を示した。本実施形態では、レジスト２２をＭＯＳＦＥ
Ｔ３ｂのみにレジスト２２が選択的に形成された状態
で、一旦すべての後酸化膜６ａをエッチングにより除去
し、その後再度後酸化膜を形成する点に特徴がある。従
って、図２（ａ）〜図３（ｃ）までの工程は第１実施形
態と共通する。説明の重複を避けるため、図３（ｃ）に
示す工程以降のプロセスを図５（ａ）及び（ｂ）に示
す。なお、以下の実施形態では、第１実施形態と共通す
る要素には同一符号を付して詳細な説明を省略する。
態の変形例に係わる。第１実施形態では、ハーフエッチ
ングを用いて後酸化膜６ａ及び６ｂの膜厚を変える場合
を示した。本実施形態では、レジスト２２をＭＯＳＦＥ
Ｔ３ｂのみにレジスト２２が選択的に形成された状態
で、一旦すべての後酸化膜６ａをエッチングにより除去
し、その後再度後酸化膜を形成する点に特徴がある。従
って、図２（ａ）〜図３（ｃ）までの工程は第１実施形
態と共通する。説明の重複を避けるため、図３（ｃ）に
示す工程以降のプロセスを図５（ａ）及び（ｂ）に示
す。なお、以下の実施形態では、第１実施形態と共通す
る要素には同一符号を付して詳細な説明を省略する。
【００４０】第１実施形態と同様に、図３（ｃ）に示す
ように、レジスト２２を装置前面に堆積した後、フォト
リソグラフィ技術を用いて素子形成領域２１ａ上に形成
されたレジスト２２を除去し、素子形成領域２１ｂ上の
みにレジスト２２を選択的に残存させる。そして、この
レジスト２２をマスクにして例えば希フッ酸を用いたウ
ェットエッチング２３を行い、後酸化膜６ａを完全に除
去する。
ように、レジスト２２を装置前面に堆積した後、フォト
リソグラフィ技術を用いて素子形成領域２１ａ上に形成
されたレジスト２２を除去し、素子形成領域２１ｂ上の
みにレジスト２２を選択的に残存させる。そして、この
レジスト２２をマスクにして例えば希フッ酸を用いたウ
ェットエッチング２３を行い、後酸化膜６ａを完全に除
去する。
【００４１】次いで、図５（ａ）に示すように、素子形
成領域２１ｂ上のレジスト２２を除去する。次いで、図
５（ｂ）に示すように、後酸化膜２１をＭＯＳＦＥＴ３
ａ上のみに選択的に形成する。この後酸化膜２１の形成
は、後酸化膜６ａ及び６ｂ形成時とは異なる条件を用い
る。これにより、後酸化膜２１は後酸化膜６ｂよりも薄
い膜厚で形成可能である。なお、これ以降の工程は、第
１実施形態に示す図４（ｅ），（ｆ）と同様である。
成領域２１ｂ上のレジスト２２を除去する。次いで、図
５（ｂ）に示すように、後酸化膜２１をＭＯＳＦＥＴ３
ａ上のみに選択的に形成する。この後酸化膜２１の形成
は、後酸化膜６ａ及び６ｂ形成時とは異なる条件を用い
る。これにより、後酸化膜２１は後酸化膜６ｂよりも薄
い膜厚で形成可能である。なお、これ以降の工程は、第
１実施形態に示す図４（ｅ），（ｆ）と同様である。
【００４２】このように、本実施形態によれば、第１実
施形態と同様に、膜厚の後酸化膜を有するＭＯＳＦＥＴ
を単一のシリコン基板１上に実現できる。また、一方の
ＭＯＳＦＥＴのみに例えばレジストを形成し、これをマ
スクとして他方のＭＯＳＦＥＴの後酸化膜を完全に除去
し、さらに再度そのＭＯＳＦＥＴに後酸化膜を形成す
る。これにより、異なる後酸化膜を有するＭＯＳＦＥＴ
が実現できる。
施形態と同様に、膜厚の後酸化膜を有するＭＯＳＦＥＴ
を単一のシリコン基板１上に実現できる。また、一方の
ＭＯＳＦＥＴのみに例えばレジストを形成し、これをマ
スクとして他方のＭＯＳＦＥＴの後酸化膜を完全に除去
し、さらに再度そのＭＯＳＦＥＴに後酸化膜を形成す
る。これにより、異なる後酸化膜を有するＭＯＳＦＥＴ
が実現できる。
【００４３】なお、本実施形態ではレジスト２２を除去
して再度後酸化膜２１を形成する場合を示したが、レジ
スト２２を残存させたまま再度後酸化膜２１を形成して
もよい。この場合、レジスト２２をマスクとして後酸化
膜２１を形成することができるため、後酸化膜６ｂとは
異なる膜厚の後酸化膜２１を容易に形成することができ
る。もちろん、後酸化膜２１の方が後酸化膜６ｂよりも
厚い膜厚にすることも可能である。この場合、ゲート絶
縁膜４ｂをゲート絶縁膜４ａよりも薄い膜厚で形成して
おくことが好ましい。
して再度後酸化膜２１を形成する場合を示したが、レジ
スト２２を残存させたまま再度後酸化膜２１を形成して
もよい。この場合、レジスト２２をマスクとして後酸化
膜２１を形成することができるため、後酸化膜６ｂとは
異なる膜厚の後酸化膜２１を容易に形成することができ
る。もちろん、後酸化膜２１の方が後酸化膜６ｂよりも
厚い膜厚にすることも可能である。この場合、ゲート絶
縁膜４ｂをゲート絶縁膜４ａよりも薄い膜厚で形成して
おくことが好ましい。
【００４４】（第３実施形態）本実施形態は第１，第２
実施形態の変形例に係わる。第１，第２実施形態では、
エッチングを用いてＭＯＳＦＥＴ３ａ及び３ｂの膜厚を
変える場合を示した。本実施形態では、後酸化膜の形成
前に、予め後酸化膜形成領域に酸化レートが速くなるよ
うなイオンの注入を行う点に特徴がある。第１実施形態
とは、図２（ａ）に示す工程は共通する。説明の重複を
避けるため、図２（ａ）に示す工程以降のプロセスを図
６（ａ）及び（ｂ）に示す。
実施形態の変形例に係わる。第１，第２実施形態では、
エッチングを用いてＭＯＳＦＥＴ３ａ及び３ｂの膜厚を
変える場合を示した。本実施形態では、後酸化膜の形成
前に、予め後酸化膜形成領域に酸化レートが速くなるよ
うなイオンの注入を行う点に特徴がある。第１実施形態
とは、図２（ａ）に示す工程は共通する。説明の重複を
避けるため、図２（ａ）に示す工程以降のプロセスを図
６（ａ）及び（ｂ）に示す。
【００４５】図２（ａ）に示すように、素子形成領域２
１ａ及び素子形成領域２１ｂに、それぞれ膜厚の異なる
ゲート絶縁膜４ａ及び４ｂを形成し、さらにその上にゲ
ート電極５ａ及び５ｂを形成する。
１ａ及び素子形成領域２１ｂに、それぞれ膜厚の異なる
ゲート絶縁膜４ａ及び４ｂを形成し、さらにその上にゲ
ート電極５ａ及び５ｂを形成する。
【００４６】次いで、図６（ａ）に示すように、レジス
ト３１を装置全面に塗布した後、ＭＯＳＦＥＴ３ｂに形
成されているレジスト３１を除去し、後に薄い後酸化膜
が形成されるＭＯＳＦＥＴ３ａのみにレジスト３１を選
択的に形成する。そして、このレジスト３１をマスクと
してＭＯＳＦＥＴ３ｂにイオン注入３２を行う。注入さ
れるイオンは、酸化レートが速くなるようなイオンであ
り、例えばＡｒ＋，Ｆ ＋，Ｉ＋等である。
ト３１を装置全面に塗布した後、ＭＯＳＦＥＴ３ｂに形
成されているレジスト３１を除去し、後に薄い後酸化膜
が形成されるＭＯＳＦＥＴ３ａのみにレジスト３１を選
択的に形成する。そして、このレジスト３１をマスクと
してＭＯＳＦＥＴ３ｂにイオン注入３２を行う。注入さ
れるイオンは、酸化レートが速くなるようなイオンであ
り、例えばＡｒ＋，Ｆ ＋，Ｉ＋等である。
【００４７】次いで、図６（ｂ）に示すように、レジス
ト３１を剥離した後、ＭＯＳＦＥＴ３ａ及び３ｂ上に後
酸化膜３３ａ及び３３ｂを形成する。この後酸化膜３３
ａの３３ｂの形成の際、ＭＯＳＦＥＴ３ｂには図６
（ａ）に示した工程で酸化レートが速くなるイオンが注
入されている。従って、ＭＯＳＦＥＴ３ｂのシリコン基
板１表面及びゲート電極５ｂの側面が、ＭＯＳＦＥＴ３
ａよりも速いレートで酸化される。結果として、後酸化
膜３３ｂは後酸化膜３３ａよりも厚い膜厚となる。
ト３１を剥離した後、ＭＯＳＦＥＴ３ａ及び３ｂ上に後
酸化膜３３ａ及び３３ｂを形成する。この後酸化膜３３
ａの３３ｂの形成の際、ＭＯＳＦＥＴ３ｂには図６
（ａ）に示した工程で酸化レートが速くなるイオンが注
入されている。従って、ＭＯＳＦＥＴ３ｂのシリコン基
板１表面及びゲート電極５ｂの側面が、ＭＯＳＦＥＴ３
ａよりも速いレートで酸化される。結果として、後酸化
膜３３ｂは後酸化膜３３ａよりも厚い膜厚となる。
【００４８】このように、本実施形態によれば、第１実
施形態と同様の構造をエッチングを用いることなくイオ
ン注入のみで実現できる。
施形態と同様の構造をエッチングを用いることなくイオ
ン注入のみで実現できる。
【００４９】（第４実施形態）本実施形態は第３実施形
態の変形例に係わる。第３実施形態では、酸化レートの
速くなるイオン注入を行い異なる膜厚の後酸化膜を実現
した。本実施形態では、酸化レートの遅くなるイオン注
入を行い異なる膜厚の後酸化膜を実現する点に特徴があ
る。第３実施形態と同様に、図２（ａ）に示す工程は、
本実施形態でも共通する。
態の変形例に係わる。第３実施形態では、酸化レートの
速くなるイオン注入を行い異なる膜厚の後酸化膜を実現
した。本実施形態では、酸化レートの遅くなるイオン注
入を行い異なる膜厚の後酸化膜を実現する点に特徴があ
る。第３実施形態と同様に、図２（ａ）に示す工程は、
本実施形態でも共通する。
【００５０】本実施形態では、図２（ａ）に示す工程の
後、図７（ａ）に示すように、図６（ａ）とは逆に、Ｍ
ＯＳＦＥＴ３ａのみを覆うようにレジスト４１を選択的
に形成する。そして、レジスト３１をマスクとしてイオ
ン注入４２を行う。注入されるイオンは、酸化レートが
遅くなるようなイオンであり、例えばＮ＋等である。
後、図７（ａ）に示すように、図６（ａ）とは逆に、Ｍ
ＯＳＦＥＴ３ａのみを覆うようにレジスト４１を選択的
に形成する。そして、レジスト３１をマスクとしてイオ
ン注入４２を行う。注入されるイオンは、酸化レートが
遅くなるようなイオンであり、例えばＮ＋等である。
【００５１】次いで、図７（ｂ）に示すように、レジス
ト４１を剥離した後、ＭＯＳＦＥＴ３ａ及び３ｂ上に後
酸化膜４３ａ及び４３ｂを形成する。この後酸化膜４３
ａの４３ｂの形成の際、ＭＯＳＦＥＴ３ａには図７
（ａ）に示した工程で酸化レートが遅くなるイオンが注
入されている。従って、ＭＯＳＦＥＴ３ａのシリコン基
板１表面及びゲート電極５ａの側面が、ＭＯＳＦＥＴ３
ｂよりも遅いレートで酸化される。結果として、後酸化
膜４３ｂは後酸化膜４３ａよりも厚い膜厚となる。
ト４１を剥離した後、ＭＯＳＦＥＴ３ａ及び３ｂ上に後
酸化膜４３ａ及び４３ｂを形成する。この後酸化膜４３
ａの４３ｂの形成の際、ＭＯＳＦＥＴ３ａには図７
（ａ）に示した工程で酸化レートが遅くなるイオンが注
入されている。従って、ＭＯＳＦＥＴ３ａのシリコン基
板１表面及びゲート電極５ａの側面が、ＭＯＳＦＥＴ３
ｂよりも遅いレートで酸化される。結果として、後酸化
膜４３ｂは後酸化膜４３ａよりも厚い膜厚となる。
【００５２】このように、本実施形態によれば、第１実
施形態と同様の構造をエッチングを用いることなくイオ
ン注入のみで実現できる。
施形態と同様の構造をエッチングを用いることなくイオ
ン注入のみで実現できる。
【００５３】なお、上記実施形態では後酸化膜のエッチ
ングに希フッ酸を用いたウェットエッチングを行った
が、これに限定されるものではない。例えば、希フッ酸
あるいはフッ化アンモニウムを用いたウェットエッチン
グでもよい。また、有機系ガスを用いたドライエッチン
グに置換してもよい。
ングに希フッ酸を用いたウェットエッチングを行った
が、これに限定されるものではない。例えば、希フッ酸
あるいはフッ化アンモニウムを用いたウェットエッチン
グでもよい。また、有機系ガスを用いたドライエッチン
グに置換してもよい。
【００５４】また、拡散層上及びゲート電極上に形成す
る膜はシリサイド膜としたが、サリサイド膜であっても
よい。また、ゲート電極上に形成する膜はメタル膜との
積層構造であってもよい。配線抵抗低減の必要性がない
場合にはこれらの膜を形成する必要がないことはもちろ
んである。
る膜はシリサイド膜としたが、サリサイド膜であっても
よい。また、ゲート電極上に形成する膜はメタル膜との
積層構造であってもよい。配線抵抗低減の必要性がない
場合にはこれらの膜を形成する必要がないことはもちろ
んである。
【００５５】また、説明の便宜のため、２つのＭＯＳＦ
ＥＴを用いて説明したが、これに限定されるものではな
いことはもちろんである。例えば３つの異なる膜厚の後
酸化膜を有するＭＯＳＦＥＴを製造する場合、図３に対
応する工程では３つのＭＯＳＦＥＴのうち２つのＭＯＳ
ＦＥＴをマスクとしてのレジスト２２で覆い、エッチン
グ２３で１つのＭＯＳＦＥＴのみの後酸化膜の膜厚のみ
を薄くした後、１つのＭＯＳＦＥＴに覆われているレジ
スト２２を剥離して２つのＭＯＳＦＥＴの後酸化膜の膜
厚を薄くし、レジスト２２を剥離する。これにより、エ
ッチングを行う条件を段階的に変えることができ、３つ
の異なる膜厚の後酸化膜を形成可能である。図５，図６
及び図７に示す工程でも同様の手法により３つの異なる
膜厚の後酸化膜を形成可能である。もちろん、４つ以上
の複数の異なる膜厚の後酸化膜を形成する手法も、マス
クを段階的に変えることで対応可能である。
ＥＴを用いて説明したが、これに限定されるものではな
いことはもちろんである。例えば３つの異なる膜厚の後
酸化膜を有するＭＯＳＦＥＴを製造する場合、図３に対
応する工程では３つのＭＯＳＦＥＴのうち２つのＭＯＳ
ＦＥＴをマスクとしてのレジスト２２で覆い、エッチン
グ２３で１つのＭＯＳＦＥＴのみの後酸化膜の膜厚のみ
を薄くした後、１つのＭＯＳＦＥＴに覆われているレジ
スト２２を剥離して２つのＭＯＳＦＥＴの後酸化膜の膜
厚を薄くし、レジスト２２を剥離する。これにより、エ
ッチングを行う条件を段階的に変えることができ、３つ
の異なる膜厚の後酸化膜を形成可能である。図５，図６
及び図７に示す工程でも同様の手法により３つの異なる
膜厚の後酸化膜を形成可能である。もちろん、４つ以上
の複数の異なる膜厚の後酸化膜を形成する手法も、マス
クを段階的に変えることで対応可能である。
【００５６】また、後酸化膜は例えばｐｏｌｙ−Ｓｉか
らなるゲート電極５ａ，５ｂやシリコン基板１を酸化さ
せることによりＳｉＯ2からなる酸化膜を形成して得た
が、このような材料や組み合わせに限定されるものでは
ない。例えば、ＳｉＯxや、ＳｉＮx等の窒化膜、ＳｉＯ
xＮy等の窒化酸化膜に置換することもできる。基板やゲ
ート電極としてシリコン以外を用いた場合には、これ以
外の組み合わせももちろん考えられる。すなわち、後酸
化膜のさらに側壁に形成されるＣＶＤ法で形成された例
えばＳｉＯ2等の側壁絶縁膜よりも緻密な膜構成が実現
できる膜であれば何でもよい。もちろん、側壁絶縁膜
は、ＣＶＤ法で形成されたＳｉＯ2に限らず、他の方法
で形成された絶縁膜であってもよい。要は、側壁絶縁膜
よりも緻密な膜構成を有する絶縁膜であれば後酸化膜に
適用可能である。なお、側壁絶縁膜を形成しない場合に
は、ゲート周囲を覆う層間絶縁膜よりも緻密な膜構成を
実現できる膜であればよい。
らなるゲート電極５ａ，５ｂやシリコン基板１を酸化さ
せることによりＳｉＯ2からなる酸化膜を形成して得た
が、このような材料や組み合わせに限定されるものでは
ない。例えば、ＳｉＯxや、ＳｉＮx等の窒化膜、ＳｉＯ
xＮy等の窒化酸化膜に置換することもできる。基板やゲ
ート電極としてシリコン以外を用いた場合には、これ以
外の組み合わせももちろん考えられる。すなわち、後酸
化膜のさらに側壁に形成されるＣＶＤ法で形成された例
えばＳｉＯ2等の側壁絶縁膜よりも緻密な膜構成が実現
できる膜であれば何でもよい。もちろん、側壁絶縁膜
は、ＣＶＤ法で形成されたＳｉＯ2に限らず、他の方法
で形成された絶縁膜であってもよい。要は、側壁絶縁膜
よりも緻密な膜構成を有する絶縁膜であれば後酸化膜に
適用可能である。なお、側壁絶縁膜を形成しない場合に
は、ゲート周囲を覆う層間絶縁膜よりも緻密な膜構成を
実現できる膜であればよい。
【００５７】また、上記実施形態で示した導電型は逆に
してもよいことは言うまでもない。
してもよいことは言うまでもない。
【００５８】また、図３ではウェットエッチングを用い
て等法的に後酸化膜６ａを薄くする場合を示したが、ド
ライエッチングを用いた場合には、そのエッチングの異
方性を利用し、ゲート電極５ａの側面に形成された部分
を基板表面に形成されている部分よりも薄くすることも
可能である。すなわち、異方性を有するエッチングを用
いた場合、エッチングの進行する角度を基板表面に対し
て垂直でなくすることにより、ゲート電極５ａの側面部
分の進行を早めることもできる。また、エッチングの進
行する角度を基板表面対して垂直にとることにより、基
板表面の後酸化膜６ａをゲート電極５ａの側面のそれよ
りも薄くすることができる。
て等法的に後酸化膜６ａを薄くする場合を示したが、ド
ライエッチングを用いた場合には、そのエッチングの異
方性を利用し、ゲート電極５ａの側面に形成された部分
を基板表面に形成されている部分よりも薄くすることも
可能である。すなわち、異方性を有するエッチングを用
いた場合、エッチングの進行する角度を基板表面に対し
て垂直でなくすることにより、ゲート電極５ａの側面部
分の進行を早めることもできる。また、エッチングの進
行する角度を基板表面対して垂直にとることにより、基
板表面の後酸化膜６ａをゲート電極５ａの側面のそれよ
りも薄くすることができる。
【００５９】低濃度拡散層９ａ，９ｃの深さは後酸化膜
６ａの基板表面の膜厚が薄くなるほど深くなり、ゲート
電極側壁底部５ｆ近傍の電界集中は、基板１表面の後酸
化膜６ａの膜厚と、ゲート電極５ａの側面の後酸化膜６
ａの膜厚の双方により規定される。すなわち、後酸化膜
６ａにより挟まれたゲート電極５ａと拡散層との距離が
短くなると電界集中が高まる。従って、必要とする電界
集中抑制度や拡散層の深さのパラメータに基づいてエッ
チングの異方性を設定することが可能である。
６ａの基板表面の膜厚が薄くなるほど深くなり、ゲート
電極側壁底部５ｆ近傍の電界集中は、基板１表面の後酸
化膜６ａの膜厚と、ゲート電極５ａの側面の後酸化膜６
ａの膜厚の双方により規定される。すなわち、後酸化膜
６ａにより挟まれたゲート電極５ａと拡散層との距離が
短くなると電界集中が高まる。従って、必要とする電界
集中抑制度や拡散層の深さのパラメータに基づいてエッ
チングの異方性を設定することが可能である。
【００６０】同様に、図６ではイオン注入の方向性を制
御、すなわちイオンを基板表面に対して角度をなして注
入することにより、ゲート電極５ｂの側面に形成された
部分に基板表面よりも多く後酸化膜３３ｂが形成される
ように制御することも可能であり、逆に図７ではゲート
電極５ａの側面部分の後酸化膜４３ａが基板表面のそれ
よりも少なく形成されるように制御することも可能であ
る。
御、すなわちイオンを基板表面に対して角度をなして注
入することにより、ゲート電極５ｂの側面に形成された
部分に基板表面よりも多く後酸化膜３３ｂが形成される
ように制御することも可能であり、逆に図７ではゲート
電極５ａの側面部分の後酸化膜４３ａが基板表面のそれ
よりも少なく形成されるように制御することも可能であ
る。
【００６１】また、ゲート絶縁膜４ａとしてＳｉＯ2か
らなる絶縁膜を用いたＭＯＳＦＥＴを例に説明したが、
他のいかなる絶縁膜を介して形成されたＭＩＳＦＥＴで
あれば何でも本発明を適用可能である。
らなる絶縁膜を用いたＭＯＳＦＥＴを例に説明したが、
他のいかなる絶縁膜を介して形成されたＭＩＳＦＥＴで
あれば何でも本発明を適用可能である。
【００６２】さらに、上記実施形態では後酸化膜として
ゲート絶縁膜、ゲート電極から拡散層を覆うように形成
する場合を示したが、これに限定されるものではない。
少なくともゲート電極を覆うものであれば、ゲート電極
の上方は後酸化膜で覆われない構造であっても、拡散層
のうち素子分離絶縁膜近傍表面は後酸化膜で覆われない
構造であってもよい。
ゲート絶縁膜、ゲート電極から拡散層を覆うように形成
する場合を示したが、これに限定されるものではない。
少なくともゲート電極を覆うものであれば、ゲート電極
の上方は後酸化膜で覆われない構造であっても、拡散層
のうち素子分離絶縁膜近傍表面は後酸化膜で覆われない
構造であってもよい。
【００６３】
【発明の効果】以上詳述したように本発明によれば、１
つの集積回路に異なる動作特性や用途に応じて最適なＭ
ＩＳＦＥＴ構造を有する半導体装置が実現できる。
つの集積回路に異なる動作特性や用途に応じて最適なＭ
ＩＳＦＥＴ構造を有する半導体装置が実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の全体
構成を示す縦断面図。
構成を示す縦断面図。
【図２】同実施形態に係る半導体装置の製造方法の工程
断面図。
断面図。
【図３】同実施形態に係る半導体装置の製造方法の工程
断面図。
断面図。
【図４】同実施形態に係る半導体装置の製造方法の工程
断面図。
断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造
方法の工程断面図。
方法の工程断面図。
【図６】本発明の第３実施形態に係る半導体装置の製造
方法の工程断面図。
方法の工程断面図。
【図７】本発明の第４実施形態に係る半導体装置の製造
方法の工程断面図。
方法の工程断面図。
【符号の説明】 １…シリコン基板 １ａ，１ｂ…ウェル ２…素子分離絶縁膜 ３ａ，３ｂ…ＭＯＳＦＥＴ ４ａ，４ｂ…ゲート絶縁膜 ５ａ，５ｂ…ゲート電極 ６ａ，６ｂ，２１，３３ａ，３３ｂ，４３ａ，４３ｂ…
後酸化膜 ７ａ，７ｂ…側壁絶縁膜 ８ａ，８ｂ…高濃度拡散層 ９ａ，９ｂ…低濃度拡散層 １０ａ，１０ｂ，１１ａ，１１ｂ…シリサイド膜 ３１，４１…レジスト ３２，４２…イオン注入
後酸化膜 ７ａ，７ｂ…側壁絶縁膜 ８ａ，８ｂ…高濃度拡散層 ９ａ，９ｂ…低濃度拡散層 １０ａ，１０ｂ，１１ａ，１１ｂ…シリサイド膜 ３１，４１…レジスト ３２，４２…イオン注入
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB19 BB20 BB22 BB23 BB25 EE03 EE09 EE14 EE17 FF06 FF14 GG14 5F048 AA07 AB01 AC01 BB01 BB05 BB08 BB11 BB16 BC06 BE03 BF06 BG14 DA25 DA27 DA30 5F058 BD01 BD04 BD10 BD15 BF02 BH11 BJ01 BJ07
Claims (10)
- 【請求項１】 半導体基板と、この半導体基板に互いに
離間して形成されたソース領域及びドレイン領域と、こ
のソース領域及びドレイン領域の間の前記半導体基板上
に選択的に積層形成されたゲート絶縁膜及びゲート電極
と、このゲート電極の側面の少なくとも一部と、前記ゲ
ート絶縁膜と、前記ソース領域又は前記ドレイン領域の
少なくとも一部を覆うように形成された絶縁膜からなる
ＭＩＳＦＥＴを複数有する半導体装置であって、前記Ｍ
ＩＳＦＥＴの前記絶縁膜は少なくとも２つ以上の膜厚を
有することを特徴とする半導体装置。 - 【請求項２】 前記絶縁膜は酸化、窒化又は酸化窒化さ
れた絶縁膜であることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記半導体装置は、ＣＶＤ法により形成
され、前記絶縁膜の周囲を覆い、前記ゲート電極と前記
ソース領域又はドレイン領域の短絡を防止するＣＶＤ絶
縁膜をさらに有し、前記絶縁膜は、酸化、窒化又は酸化
窒化された後、拡散により得られる膜であることを特徴
とする請求項１に記載の半導体装置。 - 【請求項４】 前記ゲート電極は、前記絶縁膜と接する
側面と、前記ゲート絶縁膜と接する底面とを有し、前記
側面から前記底面にかけて丸みをもって形成されてなる
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 半導体基板上にゲート絶縁膜及びゲート
電極を選択的に複数形成する工程と、 前記ゲート絶縁膜の露出した側面を少なくとも覆うよう
に、前記ゲート電極の少なくとも一部及び前記ゲート絶
縁膜の側面から前記半導体基板表面の少なくとも一部に
かけて絶縁膜を複数形成する工程と、 前記複数形成された絶縁膜の少なくとも１つをエッチン
グにより薄膜化する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項６】 前記薄膜化工程は、前記薄膜化する前記
絶縁膜以外の前記絶縁膜をレジストマスクで覆い、該レ
ジストマスクで覆われていない前記絶縁膜のみにエッチ
ングを施すことにより行うことを特徴とする請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 半導体基板上にゲート絶縁膜及びゲート
電極を選択的に複数形成する工程と、 前記ゲート絶縁膜の露出した側面を少なくとも覆うよう
に、前記ゲート電極の少なくとも一部及び前記ゲート絶
縁膜の側面から前記半導体基板表面の少なくとも一部に
かけて第１の絶縁膜を複数形成する工程と、 前記複数形成された第１の絶縁膜の少なくとも１つをエ
ッチングにより除去する工程と、 前記第１の絶縁膜が除去された前記ゲート絶縁膜の露出
した表面を少なくとも覆うように、前記ゲート電極の少
なくと一部及び前記ゲート絶縁膜の側面から前記半導体
基板表面の少なくとも一部にかけて第２の絶縁膜を少な
くとも１つ形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項８】 前記第１の絶縁膜を除去する工程は、除
去すべき前記第１の絶縁膜以外の前記第１の絶縁膜をレ
ジストマスクで覆い、該レジストマスクで覆われていな
い前記第１の絶縁膜のみにエッチングを施すことにより
行うことを特徴とする請求項７に記載の半導体装置の製
造方法。 - 【請求項９】 半導体基板表面から所定の深さまで複数
の素子分離絶縁膜を形成することにより、該複数の素子
分離絶縁膜同士の間に複数の素子形成領域を形成する工
程と、 前記複数の素子形成領域にゲート絶縁膜及びゲート電極
を選択的に複数形成する工程と、 前記素子形成領域の少なくとも１つの表面に、酸化レー
ト、窒化レート及び酸化窒化レートの少なくとも一つを
変えるイオンを注入する工程と、 前記ゲート絶縁膜の露出した側面を少なくとも覆うよう
に、前記ゲート電極の少なくとも一部及び前記ゲート絶
縁膜の側面から前記半導体基板表面の少なくとも一部に
かけて膜厚の異なる酸化膜、窒化膜及び酸化窒化膜を複
数形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項１０】 前記絶縁膜は、酸化、窒化又は酸化窒
化した後、拡散工程を経て形成された膜であることを特
徴とする請求項５，７又は９のいずれかに記載の半導体
装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200257A JP2002026139A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置及び半導体装置の製造方法 |
| TW090111681A TWI267923B (en) | 2000-06-30 | 2001-05-16 | Method for making semiconductor device |
| KR10-2001-0034620A KR100423248B1 (ko) | 2000-06-30 | 2001-06-19 | 반도체장치의 제조방법 |
| US09/892,660 US20020000633A1 (en) | 2000-06-30 | 2001-06-28 | Semiconductor device including misfet having post-oxide films having at least two kinds of thickness and method of manufacturing the same |
| US10/197,913 US6673705B2 (en) | 2000-06-30 | 2002-07-19 | Method of manufacturing a MISFET having post oxide films having at least two kinds of thickness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200257A JP2002026139A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
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|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2002026139A (ja) |
| KR (1) | KR100423248B1 (ja) |
| TW (1) | TWI267923B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043549A (ja) * | 2000-07-28 | 2002-02-08 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
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