CN110707151B - 一种静电感应晶闸管及其制作方法 - Google Patents
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Abstract
本发明公开了一种静电感应晶闸管及其制作方法，涉及半导体技术领域，提供了一种新的静电感应晶闸管的结构，其正面中间为栅极、两侧为阴极，背面为阳极，在其制作过程中，由于裸露在外的P+杂质区域较小，因此杂质自扩散的问题大幅减轻，电阻率的控制更为精准；形成的栅极引出区的纵向结深较深，不需要担心深度不够或者栅极引出区被刻透的问题，刻蚀深度控制难度较低，不容易因此导致器件失效；而且形成的N‑沟道的宽度也较宽，且垂直距离更长，其中的杂质分布也更为均匀，这样的结构将具有更佳的沟道控制能力，更大的电流能力；制作方法难度较低，工艺控制较简单，制作得到的静电感应晶闸管的良品率较高且性能更优。
Description
技术领域
本发明涉及半导体技术领域，尤其是一种静电感应晶闸管及其制作方法。
背景技术
静电感应晶闸管简称SITH(Static Induction Thyristor),也可称作场控晶闸管(FCT)或双极型静电感应晶闸管(BSITH)。SITH作为大功率场控开关器件，它具有通态电阻小、通态电压低、开关速度快、开关损耗小、反向阻断增益高、开通和关断的电流增益大等一系列的优点。由于SITH的工作频率可以达到100KHZ以上，所以在高频感应加热电源中，SITH可以取代传统的真空三极管。
根据结构划分，SITH可以分为常开型和常关型两种。而根据能否承受反压的特点划分，SITH还可以分为反向阻断型和阳极发射极短路型两种类型。反向阻断型的SITH的典型结构如图1所示，芯片正面为器件的源极及阴极栅极，器件的阳极漏极位于芯片的背面。电流方面自漏极到源极，属于一种垂直型晶体管结构。其典型的制作工艺如下：
1、选用阻值较高的N-衬底，其电阻率通常在100ohm.cm以上，衬底的正面及背面都无氧化层保护。通过CVD或者炉管热氧化在衬底上生长SiO2氧化层，SiO2氧化层的厚度在3000-6000A之间。正面涂覆光刻胶保护，采用氢氟酸将背面的SiO2氧化层完全腐蚀干净。
2、进行正面的栅极光刻，然后进行SiO2氧化层的刻蚀，定义栅极。栅极在剖面上是独立的，但在平面上是互相串联的结构。采用与衬底同等尺寸的BN(氮化硼片)片在炉管内对衬底进行固态源掺杂扩散及推进，推进温度在1100-1200℃之间，推进时间通常在1-3h之间。此时晶元衬底的正面及背面均被掺杂进高浓度的杂质B，显P型，如图2所示。通常此时背面P型杂质的方块电阻在30-100ohm/Squre之间。栅极P的扩散结深在3-6um之间。此时栅极的横向扩散约2-4um左右。因为栅极横向扩散较多，P+之间的N-沟道区相对变小，器件的电流能力也会变弱。但是此时如果单纯减少P+的扩散深度，则会引起另外的一个问题：栅极结深过浅时，后续的栅极刻蚀深度的控制将会更为困难，产品的良率控制得不到保障。另外从剖面图上可见栅极P+为独立的掺杂块，实际上在平面上，它是互相串联的结构，他们在工作中，电压始终保持一致。
对衬底上左右的重掺杂的P型区域进行N型杂质掩蔽，我们称之为染磷，染磷的方法为POCL3炉管，在900-930C的环境下，采用PCOL3源对P型杂质的表面进行N型掺杂，使得表面显N型。这一步的目的就是为保护随后的N-外延不会现因为P型杂质自掺杂效应，从而使得P型杂质反扩到外延当中，使外延出现电阻率无法控制，甚至导致外延反型的情况(N型反型为P型)。
3、去除正面的SiO2氧化层后，对衬底进行N-外延，外延层电阻率和衬底电阻率基本一致，厚度大致在10-30um之间，电阻率要做到100ohm.cm以上，因为外延掺杂的非常的淡，所以外延电阻率的控制也非常困难。电阻率波动非常大，从而使得器件参数的控制极为困难，产品的良品率得不到保证。
如果在不做第四步的染磷保护之前直接进行外延，因为裸露在外的P型区面积非常大，背面及正面在外延过程中都有可能释放P型杂质B到外延炉中，从而外延极大可能会出现反型成P型的情况，从而使得器件失效。而在做完第四步的染磷保护后，表面呈现为N型，则其N型杂质也会一定程度上反扩到外延层当中，使得外延层的电阻率变低，器件参数不稳定，或者达不到预设目标。
因为P+区表面的N型杂质量小于P型杂质量，所以在外延的热过程中，N型杂质被P型杂质补偿，扩散后，依然为P型。在外延完成的同时，P型杂质同时向外延层上方扩散，背面的P型杂质的也扩散的更深。
4、正面进行阴极N+注入和扩散，N+注入杂质为As或者P，注入能量在50-160kev之间，注入剂量在1E15-2E16之间，扩散结深在2um以内，如图3所示。
5、正面光刻并进行沟槽刻蚀，如图4所示。在这一步需要注意的是，槽的深度必须要到达P+栅区，但不能穿透P+栅区。因为P+栅区的结深，相比较外延的厚度来说比较薄，槽的深度控制相对比较困难，当栅槽过深则有可能导致P+栅区被刻透，而当槽深过浅的时候，达到不到P+栅区，同样导致器件的失效。
6、金属生长与湿法腐蚀。定义出正面的源极及栅极电极，然后进行背面金属淀积，形成器件的阳极接触，形成如图1所示的结构。
由上述过程可见，SITH的制作工艺较复杂，而且制作过程中的工艺控制相对困难，这是SITH器件目前的市场推广比不上传统的MOS、IGBT等传统功率器件的一个重要原因，主要有以下几个难点：
(1)因自掺杂效应导致的N-外延电阻率失控的问题。
(2)栅极的刻蚀深度控制极难，过深或者过浅都可能导致器件失效。
(3)相对来说，栅极的横向扩散距离较长，导致沟道中的N-杂质浓度分布不均，器件的夹断特性不佳。并且由于器件集成度相对较低，器件的电流能力也偏弱。
由于工艺难度较大，因此产品的良品率相对较低，器件的性能也不佳。
发明内容
本发明人针对上述问题及技术需求，提出了一种静电感应晶闸管及其制作方法，本发明的技术方案如下：
一种静电感应晶闸管的制作方法，该方法包括：
在N-衬底表面刻蚀形成垂直于表面的栅槽，各个栅槽的宽度相同，位于N-衬底中间位置的各个栅槽之间间隔第一距离，位于N-衬底两侧的其余栅槽之间间隔第二距离，第二距离大于栅槽的宽度，第一距离小于栅槽的宽度；
在栅槽中制作P+外延层；
在N-衬底上制作N型外延层，N型外延层的浓度高于N-衬底；在N型外延层上继续生长N-外延层；
在N-衬底背面制作背面P+注入区；
进行推进使P+杂质发生扩散，各个栅槽中的P+外延层分别扩散形成栅区，且位于N-衬底中间位置的间隔第一距离的若干个栅槽中的P+外延层扩散并完全融合形成栅极引出区；
在N-外延层上制作N+注入区；
对栅极引出区表面的N+注入区和N-外延层进行刻蚀露出栅极引出区；
在N+注入区上制作介质层，并在栅极引出区表面以及栅极引出区两侧的N+注入区表面刻蚀形成接触孔；
制作正面金属层并刻蚀形成填满各个接触孔且互相间隔的正面电极，栅极引出区通过正面电极引出栅极，N+注入区通过正面电极引出位于栅极两侧的阴极源极；
制作背面电极，背面P+注入区通过背面电极引出阳极漏极。
其进一步的技术方案为，栅槽的深度在3-10um之间，栅槽中的P+外延层扩散形成的栅区的纵向结深在5-12um之间。
其进一步的技术方案为，栅槽的宽度在1-3um之间，第二距离大于栅槽的宽度的两倍。
其进一步的技术方案为，在栅槽中制作P+外延层，包括：
在N-衬底上进行P+外延生长，外延温度小于900℃，生长厚度与栅槽的宽度相同；生长完成的P+外延层填满栅槽并覆盖N-衬底的表面，电阻率小于0.1ohm/cm；
利用CMP工艺去除N-衬底表面的P+外延层，形成填充在栅槽中的P+外延层。
其进一步的技术方案为，在N-衬底上制作的N型外延层的厚度小于1um、电阻率在10-50ohm/cm之间；在N型外延层上继续生长形成的N-外延层的厚度在10-20um之间、电阻率与N-衬底一致。
其进一步的技术方案为，在N-衬底背面制作背面P+注入区，包括：对N-衬底的背面进行P+离子注入，注入的离子为N，杂质浓度在2E15-2E16之间，注入能量在50-300kev之间。
其进一步的技术方案为，扩散的温度在1000-1150℃之间、时间在1-2小时之间，P+外延层和背面P+注入区中P+杂质的扩散深度在1um以内。
其进一步的技术方案为，制作N+注入区时注入的杂质为As或者P，注入能量在50-160kev之间，注入剂量在1E15-2E16之间，扩散结深在1um以内。
一种静电感应晶闸管，该静电感应晶闸管采用本申请公开的制作方法制作而成。
本发明的有益技术效果是：
本申请提供了一种新的静电感应晶闸管的结构，其正面中间为栅极、两侧为阴极，背面为阳极，在该结构的静电感应晶闸管的制作过程中，裸露在外的P+杂质区域较小，因此其杂质自扩散的问题大幅减轻，电阻率的控制更为精准，不容易出现电阻率失控的问题；形成的栅极引出区的纵向结深较深，因此工艺窗口更大，不需要担心深度不够或者栅极引出区被刻透的问题，刻蚀深度控制难度较低，不容易因此导致器件失效；而且形成的N-沟道的宽度也较宽，且垂直距离更长，其中的杂质分布也更为均匀，这样的结构将具有更佳的沟道控制能力，更大的电流能力；制作过程的难度较低，工艺控制较简单，制作得到的静电感应晶闸管的良品率较高且性能更优。
附图说明
图1是现有的静电感应晶闸管的结构图。
图2是图1的静电感应晶闸管的一个制作步骤的结构图。
图3是图1的静电感应晶闸管的另一个制作步骤的结构图。
图4是图1的静电感应晶闸管的另一个制作步骤的结构图。
图5是本申请的静电感应晶闸管制作方法的一个制作步骤的结构图。
图6是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图7是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图8是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图9是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图10是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图11是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图12是本申请的静电感应晶闸管制作方法的另一个制作步骤的结构图。
图13是采用本申请的制作方法制作得到的静电感应晶闸管的结构图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种静电感应晶闸管的制作方法，制作过程如下：
1、请参考图5，选用阻值较高的N-衬底1，其电阻率在100ohm.cm以上，N-衬底的正面及背面都无氧化层保护。对N-衬底1的正面进行栅槽的光刻和刻蚀，在N-衬底1表面刻蚀形成垂直于表面的栅槽2。各个栅槽2的宽度相同，位于N-衬底1中间位置的各个栅槽2之间间隔第一距离L1，如图5中虚线框中的3个栅槽2，第一距离L1小于栅槽2的宽度。位于N-衬底1两侧的其余栅槽2之间间隔第二距离L2。第二距离L2大于栅槽2的宽度，而且第二距离L2大于栅槽2的宽度的两倍。实际制作时，位于N-衬底1中间位置的间隔第一距离L1的栅槽2的数量可以根据需要设置，并不局限于三个。
在本申请中，栅槽2的深度在3-10um之间、宽度在1-3um之间。
2、在制作完栅槽2的N-衬底1上方进行P+外延生长，外延层生长厚度与栅槽2的宽度相同。外延生长采用低温外延，外延温度小于900℃，外延完成后P型杂质几乎不会发生扩散，并且生长完成的P+外延层3填满栅槽2并覆述N-衬底1的表面，请参考图6。P+外延层3为高浓度P+掺杂，其电阻率小于0.1ohm/cm。
3、利用CMP工艺对P+外延层3进行处理，去除N-衬底1表面的P+外延层3，形成填充在栅槽2中的P+外延层3。
4、请参考图7，在CMP的N-衬底1上制作N型外延层4，N型外延层4的厚度小于1um，N型外延层4的浓度略高于N-衬底1、电阻率在10-50ohm/cm之间。相比于传统工艺，因为本申请中裸露在外的P+外延层3区域较小，也即裸露在外的P+杂质区域大幅降低，因此其杂质自扩散的问题大幅减轻。采用浓度稍高的N型外延层4可以有效防止外延反型的情况出现。
5、请参考图8，在N型外延层4上继续生长N-外延层4，由于同属于外延层，因此本申请对N型外延层和N-外延层采用相同标号表示。N-外延层4的厚度在10-20um之间、电阻率与所述N-衬底一致。此时的N-外延层4将不再有自掺杂的问题，电阻率的控制更为精准。
6、涂胶保护正面，对N-衬底1背面进行P+离子注入形成背面P+注入区5，注入的离子为N，杂质浓度在2E15-2E16之间，注入能量在50-300kev之间。
7、进行推进使P+杂质发生扩散，此时正面的P+外延层3中的杂质以及背面的背面P+注入区5中的杂质都会发生扩散。扩散的温度和时间都低于传统工艺，扩散的温度在1000-1150℃之间、时间在1-2小时之间，P+杂质的扩散深度在1um以内。请参考图9，对于正面的P+外延层3，位于N-衬底1中间位置的间隔第一距离L1的若干个栅槽2由于间距较小，因此这若干个栅槽2中的P+外延层3扩散并完全融合形成大的栅极引出区6，而其余各个栅槽2由于间距较大，因此扩散后不会融和、形成独立的栅区7，扩散形成的栅区的纵向结深在5-12um之间。由图9可以看出，栅区7之间以及栅区7与栅极引出区6之间形成N-沟道，由于栅槽2之间的第二距离L2较大，因此N-沟道的宽度也较宽，且垂直距离更长，其中的杂质分布也更为均匀，这样的结构将具有更佳的沟道控制能力，更大的电流能力。另外从图9也可以看出，背面P+注入区5在扩散后宽度变大。
8、在N-外延层4上进行正面的N+杂质的注入和激活，正面进行阴极N+注入和扩散制作N+注入区8，请参考图10。N+注入的杂质为As或者P，注入能量在50-160kev之间，注入剂量在1E15-2E16之间，扩散结深在1um以内。
9、进行栅极的光刻与刻蚀，对栅极引出区6表面的N+注入区8和N-外延层4进行刻蚀露出栅极引出区，请参考图11。因为之前的栅槽2深度在3-10um，扩散完成后的栅极引出区6的纵向结深在5-12um之间，所以相比传统扩散的P+栅区更深，在刻蚀的时候，它的工艺窗口更大，不需要担心深度不够或者栅极引出区6被刻透的问题，刻蚀深度控制难度较低。
10、在N+注入区8上进行SiO2介质层的生长，并在栅极引出区6表面以及栅极引出区6两侧的N+注入区8表面进行接触孔的光刻刻蚀，制作形成介质层9，请参考图12。
11、在N+注入区8上进行正面金属层的生长，并进行正面金属层的光刻和刻蚀形成填满各个接触孔且互相间隔的正面电极10，请参考图13。栅极引出区6通过正面电极引出栅极，N+注入区8通过正面电极引出位于栅极两侧的阴极源极。
12、在背面P+注入区5的背面进行金属层的生长形成背面电极11，背面P+注入区5通过背面电极引出阳极漏极，如图13所示，最终制作得到本申请的新型结构的静电感应晶闸管。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (9)
1.一种静电感应晶闸管的制作方法，其特征在于，所述方法包括：
在N-衬底表面刻蚀形成垂直于表面的栅槽，各个所述栅槽的宽度相同，位于所述N-衬底中间位置的各个栅槽之间间隔第一距离，位于所述N-衬底两侧的其余栅槽之间间隔第二距离，所述第二距离大于所述栅槽的宽度且所述第二距离大于所述栅槽的宽度的两倍，所述第一距离小于所述栅槽的宽度；
在所述栅槽中制作P+外延层，生长完成的P+外延层填满所述栅槽并覆盖所述N-衬底的表面；
在所述N-衬底上制作N型外延层，所述N型外延层的浓度高于所述N-衬底；在所述N型外延层上继续生长N-外延层；
在所述N-衬底背面制作背面P+注入区；
进行推进使P+杂质发生扩散，各个所述栅槽中的P+外延层分别扩散形成栅区，且位于所述N-衬底中间位置的间隔第一距离的若干个栅槽中的P+外延层扩散并完全融合形成栅极引出区；
在所述N-外延层上制作N+注入区；
对所述栅极引出区表面的N+注入区和N-外延层进行刻蚀露出所述栅极引出区；
在所述N+注入区上制作介质层，并在所述栅极引出区表面以及所述栅极引出区两侧的N+注入区表面刻蚀形成接触孔；
制作正面金属层并刻蚀形成填满各个接触孔且互相间隔的正面电极，所述栅极引出区通过所述正面电极引出栅极，所述N+注入区通过所述正面电极引出位于所述栅极两侧的阴极源极；
制作背面电极，所述背面P+注入区通过所述背面电极引出阳极漏极。
2.根据权利要求1所述的方法，其特征在于，所述栅槽的深度在3-10um之间，所述栅槽中的P+外延层扩散形成的栅区的纵向结深在5-12um之间。
3.根据权利要求1所述的方法，其特征在于，所述栅槽的宽度在1-3um之间。
4.根据权利要求1-3任一所述的方法，其特征在于，所述在所述栅槽中制作P+外延层，包括：
在所述N-衬底上进行P+外延生长，外延温度小于900℃，生长厚度与所述栅槽的宽度相同；生长完成的P+外延层的电阻率小于0.1ohm/cm；
利用CMP工艺去除所述N-衬底表面的P+外延层，形成填充在所述栅槽中的所述P+外延层。
5.根据权利要求1-3任一所述的方法，其特征在于，在所述N-衬底上制作的所述N型外延层的厚度小于1um、电阻率在10-50 ohm/cm之间；在所述N型外延层上继续生长形成的所述N-外延层的厚度在10-20um之间、电阻率与所述N-衬底一致。
6.根据权利要求1-3任一所述的方法，其特征在于，所述在所述N-衬底背面制作背面P+注入区，包括：对所述N-衬底的背面进行P+离子注入，注入的离子为N，杂质浓度在2E15-2E16之间，注入能量在50-300kev之间。
7.根据权利要求1-3任一所述的方法，其特征在于，扩散的温度在1000-1150℃之间、时间在1-2小时之间，所述P+外延层和所述背面P+注入区中P+杂质的扩散深度在1 um以内。
8.根据权利要求1-3任一所述的方法，其特征在于，制作N+注入区时注入的杂质为As或者P，注入能量在50-160kev之间，注入剂量在1E15-2E16之间，扩散结深在1um以内。
9.一种静电感应晶闸管，其特征在于，所述静电感应晶闸管采用如权利要求1-8任一所述的方法制作而成。
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