JP4048856B2

JP4048856B2 - 半導体装置の製造方法

Info

Publication number: JP4048856B2
Application number: JP2002208566A
Authority: JP
Inventors: 大輔岸本; 龍斎藤; 岳志堤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-06-04
Filing date: 2002-07-17
Publication date: 2008-02-20
Anticipated expiration: 2022-07-17
Also published as: JP2004063479A

Description

【０００１】
【発明の属する技術分野】
この発明は、トレンチゲート構造を有する電力用半導体装置に関し、特にトレンチ形状およびトレンチを埋め込むゲート電極形状のばらつきに起因する電気特性のばらつきを防止して、均一な電気特性の得られる電力用半導体装置の製造方法に関する。
【０００２】
【従来の技術】
高耐圧半導体素子の一つとしてトレンチゲート構造を持つ絶縁ゲート電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）がある。
図１０は、従来のトレンチゲート型ＭＯＳＦＥＴの要部断面図である。実際のＭＯＳＦＥＴでははるかに多いトレンチが設けられているが、図面が煩雑になるのを避けるため３本だけ示している。なお、以下でｎ、またはｐを冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、⁺、^-はそれぞれ比較的不純物濃度の高い、或いは低いことを意味している。
【０００３】
高比抵抗のｎドリフト層1の表面層に選択的にｐウェル領域3が形成され、そのｐウェル領域3の表面からｎドリフト層1に達するトレンチ5が掘り下げられ、その内部にゲート絶縁膜7を介してゲート電極8が埋め込まれている。二つのトレンチ5間に挟まれたｐウェル領域3の表面層には、ｎ⁺ソース領域11とそれより深いｐ⁺コンタクト領域12が形成されていて、ｎ⁺ソース領域11とｐ⁺コンタクト領域12との表面に共通に接触するソース電極14が設けられている。2は例えば高濃度のｎ⁺ドレイン領域であり、その裏面にドレイン電極15が設けられている。ゲート電極8に対向するｐウェル領域3の領域が電流制御がおこなわれるチャネル部である。なお、ｐウェル領域3内には、濃淡が見られるが、ｐ型不純物の濃度が高い程黒く示されており、最も不純物濃度の高い領域20は、表面直下である。また図示しない断面でゲート電極8に接触する金属ゲート電極が設けられる。
【０００４】
図１０において、2を高濃度のｐ⁺コレクタ領域とすれば、トレンチゲート型ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）となる。
【０００５】
【発明が解決しようとする課題】
しかし、これまでのトレンチゲート型ＭＯＳＦＥＴの製造技術、特にトレンチの形成技術によれば、開口部の形状をはじめとするトレンチ形状の制御が十分にできないため、形状に数１０〜数１００nmオーダーの面内ばらつきが発生する問題があった。
【０００６】
例えば図１０のＭＯＳＦＥＴでは少し誇張した表現をしているが、トレンチ５内に埋め込まれたゲート電極8の上部の形状が一様でなく、そのゲート電極8をマスクにして選択的に形成されたｎ⁺ソース領域11の深さ（ｄ11）がばらついている。
このようにトレンチ形状やトレンチ開口部形状のばらつきは、ゲート絶縁膜の厚さ、ゲート絶縁膜への不純物吸い出しによる不純物濃度プロファイルの変化、第１導電型のソース領域の探さ（ｄ11）などのばらつきを招く。これらの形状ばらつきは、電気特性に大きな影響を与えるため、電気特性のばらつきが避けられなかった。たとえばＭＯＳＦＥＴの閾値電圧（Vth）のウェハー面内ばらつきが１０%を超えることもあった。
【０００７】
発明者らは、電気特性が形状の影響を受け易い最大の原因が、ｐウェル領域3の不純物濃度のピーク位置20が表面付近に存在することにあることを見いだした。
図４（a）は図１０のＡ−Ａ'断面に沿った不純物濃度を深さ方向にプロットした濃度プロフィル図である。
【０００８】
ｐウェル領域3のもともとの不純物濃度のピーク位置は、表面直下にありｎ⁺ソース領域11の不純物によって覆い隠される形になる。このとき、電気特性は両者の不純物濃度を相殺した値で決まるので、ｎ⁺ソース領域11の不純物の拡散深さがわずかに変化するだけで、ｐウェル領域3の不純物濃度の相殺後のピーク位置21およびその点の不純物濃度が変化し、電気特性が大幅に変化することになる。
【０００９】
以上の問題に鑑み本発明の目的は、現状のトレンチ形成技術により、加工形状に面内ばらつきが生じても、これが電気特性に影響をおよぼさないような半導体装置の構造と、その製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため本発明は、トレンチゲート型ＭＯＳＦＥＴにおいて、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域の不純物濃度のピーク位置を深くして、トレンチ形成時の形状ばらつき等に起因する電気特性のばらつき、および加工形状のばらつきに起因する不純物濃度のばらつきを介しての電気特性のばらつき等が生じることのないようにするものである。
【００１１】
すなわち、高抵抗の第１導電型ドリフト層と、該第１導電型ドリフト層の表面層に形成された第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に形成され、第１導電型ドリフト層に接続しない第１導電型ソース領域と、第１導電型ソース領域の表面から第２導電型ウェル領域を貫通して前記第１導電型ドリフト層に達するトレンチと、該トレンチの内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して第２導電型ウェル領域に対向するゲート電極層とを有する半導体装置において、第２導電型ウェル領域の第２導電型不純物のピーク濃度の深さｄ20が、第１導電型ソース領域の深さｄ11よりも深いものとし、第２導電型ウェル領域をエピタキシャル成長法によって形成する。
【００１２】
そのようにすれば、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域のピークの不純物濃度が変動しないので、トレンチ形成時の形状ばらつき等の影響を低減でき、安定した特性が得られる。
特に、第２導電型ウェル領域の表面層に、第２導電型不純物の濃度のピーク深さｄ20に達する第２導電型コンタクト領域を形成するものとすれば、第２導電型ウェル領域を流れる正孔電流に対する抵抗が低減されるので、特性が一層安定化する。
【００１３】
更に、ｄ20が前記トレンチの深さｄ5の１／３以上の探さであるものとすれば、一般的に第１導電型ソース領域の深さｄ11よりも十分深く、第１導電型ソース領域の不純物の影響を受けない位置になる。
また、ｄ20が１μm以上の深さであれば、一般的に第１導電型ソース領域の深さｄ11よりも深く、第１導電型ソース領域の不純物の影響を受けない位置になる。
【００１４】
そして、上記のようなエピタキシャル成長法による半導体装置の製造方法以外に、イオン注入時のチャネリング効果を利用して第２導電型ウェル領域を形成することもできるが、本願発明はエピタキシャル成長法を適用する。
イオン注入により、深い不純物領域を形成するには、加速電圧を高くしなければならず困難であるとともに、結晶欠陥を増やす原因となる。チャネリング効果を利用すれば加速電圧をそれほど高くしなくても、深い不純物領域を形成できる。
【００１５】
また、下記のような方法でエピタキシャル成長法によって第２導電型ウェル領域を形成することもできる。
例えば、第１導電型ドリフト層の表面に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第１導電型ドリフト層の表面の一部を露出させる工程と、その露出した表面領域をエッチングする工程と、エッチングにより除去された領域に第２導電型ウェル領域をエピタキシャル成長したり、第１導電型ドリフト層の表面上にエピタキシャル成長法により全面に第２導電型ウェル領域を形成した後、その一部を除去し、そこに再び第１導電型の半導体層をエピタキシャル成長により形成することもできる。
【００１６】
何れの方法でも深いイオン注入が不要であり、またエピタキシャル成長時の不純物濃度の制御が容易である。
エピタキシャル成長終了後、絶縁性マスクを除去する工程と、絶縁性マスクの端部に発生したポリシリコンをポリシングにより除去するものとする。
表面に絶縁性マスクやポリシリコンが残ると悪影響を与えるので除去する。
【００１７】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。本発明はトレンチゲート構造を有するＭＯＳＦＥＴにおいて、後述するｐウェル領域3の不純物濃度分布とその形成方法にかかわるもので、ソース構造およびドレイン構造は任意である。また、ＭＯＳＦＥＴだけでなく、表面にトレンチゲート構造を持つＩＧＢＴや絶縁ゲート型サイリスタなどの各デバイスにも適用される。また、トレンチパターンはストライプ形状のものを例示するが、必ずしもストライプ形状である必要はなく、ドーナツ状パターン、格子状パターン、円形パターンであっても構わない。〔第１の実施形態〕
図１は、この発明の第１の実施形態に係るトレンチゲート型ＭＯＳＦＥＴの要部断面図である。他に耐圧構造部が主に周縁部に設けられるが、その部分は他の一般の高耐圧半導体装置と同様で良いので省略する。なお、以下の説明では、ｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを例示する。図１０と同じ部分には同じ記号が付されている。図面が煩雑になるのを避けるため３本だけ示している。また、ｐウェル領域3内には、図１０と同様にｐ型不純物、例えばほう素（以下Ｂと記す）の濃度が高い程黒く示されている。
【００１８】
図１０の従来のＭＯＳＦＥＴとの違いは、ｐウェル領域3のＢのピーク濃度の領域20が（表面からの深さｄ20）、ｎ⁺ソース領域11の深さ（ｄ11）より深い位置にある点である（ｄ20＞ｄ11）。例えばトレンチ5の深さ（ｄ5）が３μmの場合、ｄ20はその１／３である１μm以上となるようにイオン注入や熱処理条件を調整することが望ましい。
【００１９】
このような構造とすれば、トレンチ5の形成時のばらつきや、或いはゲート電極層8をマスクとしたｎ⁺ソース領域11の形成をおこなってその深さｄ11がばらついても、ｐウェル領域3のＢのピーク濃度は変化せず、ＭＯＳＦＥＴの電気的特性が安定する。図１において、切断線Ｂ−Ｂ'に沿って不純物濃度のプロファイルを深さ方向にグラフにすると、図４（ｂ）に示すようになる。図４（ｂ）において、点線は、ｎ⁺ソース領域11が形成される前のｐウェル領域3の不純物濃度を示している。また、図４（ａ）と比較するとｐウェル領域3の不純物濃度のピーク位置ｄ20が非常に深い位置にあることがわかる。そして、ｎ⁺ソース領域11の深さｄ11が変動しても、ｄ20におけるｐウェル領域3の不純物濃度ピークは不変である。
【００２０】
従って、電気特性のばらつきは、イオン打ち込み工程および酸化拡散工程における面内均一性によって決定されることがわかる。これらの面内均一性は1 σ（統計上の分散）で２%以内であり、トレンチ形状の面内均一性に比べれば十分高い。従って、トレンチ形状に面内ばらつきがあっても、電気特性はほとんどばらつかないＭＯＳＦＥＴを製造することが可能となる。
【００２１】
図２（ａ）〜（ｄ）および図３（ａ）、（ｂ）は、図１のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図である。以下、図の順に従って製造方法を説明する。
まず、低抵抗のｎ⁺ドレイン領域2と高抵抗のｎドリフト層1をもつ半導体基板を準備する〔図２（ａ）〕。例えばｎ⁺ドレイン領域2上にｎドリフト層1を成長したエピタキシャルウェハを使用すれば良い。但しｎ⁺レイン領域2の形成は必ずしも最初に行う必要はなく、高抵抗のウエハを用いて、以下に述べる工程の途中で形成しても良いし、最後に形成しても良い。
【００２２】
次に、図示しないマスクを使って、ｎドリフト層1の表面領域のうち、耐圧構造部を除く領域に、例えばイオン注入および熱処理によりｐウェル領域3を形成する〔同図（ｂ）〕。ｎドリフト層1の材料がシリコンである場合、通常はＢをイオン注入する。このとき、Ｂが表面より深く、Ｂ濃度のピーク位置20が存在する深さｄ20が、後述するトレンチ5の深さの１／３以上となるように調整することが望ましい。なおこの図では、ｐウェル領域3の不純物濃度の高低を濃淡で表していて、黒い所程不純物濃度が高いことを示している。従って濃度のピーク位置は、最も黒い部分である。
【００２３】
たとえばトレンチ5の深さが３μmのときは、ｄ20は１μm以上であることが望ましい。
ただし、このｐウェル領域3は、本イオン打ち込み工程後にゲート酸化工程などの多数の熱履歴を経るので、探さｄ20はその熱履歴中の拡散現象や吸い出し現象により少しずつ変化する。従って、最終的に製品が完成した段階でｄ20が１μm以上であればよい。
【００２４】
Ｂイオンを深く侵入させるための手段として２種類の方法がある。一つ目は、イオン注入時の加速電圧を高める方法である。二つ目はイオンを半導体基板の表面に対して垂直に近い角度で打ち込み、チャネリング効果を利用してイオンを深く侵入させる方法である。
前者の方法では、イオン注入角度７度以上で加速電圧を５０keV〜１００keV程度とする。ただし、加速電圧が大きい結果、結晶にダメージを与えやすい問題がある。後者の方法では、イオン打ち込み角度を０度〜７度の範囲とし、加速電圧は５０keV以下でよい。ただし、打ち込み角度がずれたときに、イオン濃度分布が大幅に変わってしまう問題があるので、注意が必要である。
【００２５】
イオン注入後、ドライブと熱酸化を行い、ｐウェル領域3において不純物イオンを活性化させつつ拡散させる。続いて、ｐウェル領域3の表面領域に絶縁性マスク4を形成する〔同図（ｃ）〕。絶縁性マスク4は通常、熱酸化膜を使うが、熱酸化工程において、ｐウェル領域3を形成するＢイオンの一部は、酸化膜中に吸い出される。この過程でも、ｐウェル領域３を深さ方向に見た不純物濃度のプロファイルは変化し、表面付近の不純物濃度が引き下げられる結果、ピーク位置20は深い方向に移動する傾向がある。その後の結果として、ｄ20が１μm以上という条件を達成できればよい。
【００２６】
次いで、図示しないマスクを使って絶縁性マスク4にストライプ状の窓あけを行い、開口4部をドライエッチングまたは異方性ウェットエッチングを利用してエッチングし、トレンチ5を形成する〔同図（ｄ）〕。
次いで、トレンチ5の内壁に洗浄工程とダメージ除去工程を施す。続いて絶縁性マスク4を除去し、ゲート酸化膜7を形成する〔図３（ａ）〕。
【００２７】
これらの、洗浄からゲート酸化膜7の形成にいたる一連の工程において、トレンチ開口部が丸くなり、面取り部6が現れる。面取り部6は、滑らかな形状を作り出しゲート耐圧を上げるなど、良い効果を持つ。しかしながら、図３（ａ）に示すように、面取り形状6を十分に制御することは難しく、数１０nm〜数１００nmオーダーのばらつきが生じることがある。
【００２８】
このように、面取り形状6にウェハー面内ばらつきが生じる結果、これより後の工程でゲート酸化膜7の厚さがばらつき、さらにｐウェル領域3からゲート酸化膜7に吸い出される不純物量もばらつく。従って、トレンチ開口部付近ではｐウェル領域3のキャリア密度もばらつく。
さらに、トレンチ内に例えばポリシリコンを堆積し、余分な部分を除去してゲート電極8を形成する。ゲート電極8をマスクとしてｎ⁺ソース領域11を形成し、ｐ⁺コンタクト領域12を形成する[ 同図（ｂ）〕。
【００２９】
その際のゲート電極8の加工形状も、面取り形状6の影響を受けて、ウェハー面内ばらつきをもつ。続いて形成されるｎ⁺ソース領域11は、ゲート電極8をマスクとして形成されるため、その形状ばらつきの影響を受けてｎ⁺ソース領域11の深さｄ11も面内でばらつく。
これらのばらつきの発生は、現在のトレンチ形成技術では避けられないものである。特に、ｐウェル領域3の不純物濃度がばらつくことは、ＭＯＳＦＥＴの閾電圧（Vth）やオン抵抗をはじめとする電気特性の大きなばらつきをもたらす。
【００３０】
しかし、ｎ⁺ソース領域11の深さｄ11を、ｐウェル領域3の不純物ピークが存在する深さｄ20に達しないように形成すれば、例えばｄ20がトレンチ深さに対して１／３以上の大きさであれば、現在の加工技術でもｄ11＜ｄ20の条件を達成することは可能である。〔第２の実施形態〕
図５は、この発明の第２の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３１】
第１の実施形態との違いは、ｐ⁺コンタクト領域12が深く形成されていて、殆どｐウェル領域3のピーク濃度の深さｄ20に達している点である。通常ｐ⁺コンタクト領域12は、ｎ⁺ソース領域11と同程度の深さまで形成されるので、ｐウェル領域3において、ｐ型不純物濃度はピークと比較すれば低めになる。そして、ｐ型不純物濃度が低い結果として、正孔電流に対するｐウェル領域3の抵抗が大きくなり、ターンオフ動作時にラッチアップしやすくなり誘導負荷耐量が下がってしまう。
【００３２】
本実施例のように、ｐ⁺コンタクト領域12の下端がｄ20に達するように形成すると、正孔電流に対する抵抗値が低いパスが形成されるため、誘導負荷耐量を高く維持することができる。
〔第３の実施形態〕
図６は、この発明の第３の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３３】
第１の実施形態との違いは、ｐウェル領域3の形成方法が異なり、形状がやや異なる点である。
本発明では、ｐウェル領域3を形成する際、不純物をｎドリフト層1の表面より極めて深い場所まで届けなければならない。第1の実施形態では、イオン注入技術による方法を示したが、面内ばらつきやウェハー間ばらつきを軽減し、安定したプロセスとするためには、エピタキシャル成長を使う方法も考えられる。
【００３４】
図７（ａ）〜（ｃ）は、図６のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図である。以下、図の順に従って製造方法を説明する。
まず、第１の実施形態と同じ低抵抗のｎ⁺ドレイン領域2と高抵抗のｎドリフト層1をもつ半導体基板を準備し、次にｎドリフト層1の表面領域に絶縁性マスク30を形成する〔図７（ａ）〕。
【００３５】
次に、図示しないマスクを使って絶縁性マスク30に窓あけし、続いてドライエッチングまたはウェットエッチングによって、開口部をエッチングする〔同図（ｂ）〕。このとき、エッチングされた領域の底部は丸みがついているのが望ましい。丸みがついていると、その部分での電界集中が防がれるため、ｐウェル領域3を形成したとき、ｐウェル領域3とｎドリフト層1との間のｐｎ接合の逆耐圧を高く保つことができる利点がある。
【００３６】
次いで、ｐウェル領域3をエピタキシャル成長によって形成する〔同図（ｃ）〕。このとき、不純物濃度のピーク位置が深くなるように、ドーピングプロファイルを調整する。エピタキシャル成長法は、量産性とドーピング制御性を上げるため、ＣＶＤ（Chemical Vapor Deposition）法とするのがよい。このとき、絶縁性マスク30にポリシリコンが付着しないよう、ＣＶＤ成長中は塩素（以下Clと記す）などのハロゲンを供給するのが望ましい。ハロゲンの供給方法は、ジクロロシランなどのように成長ガスの分子にClを含ませておいてもよいし、塩酸ガスHClや塩素ガスCl₂を別途供給してもよい。
【００３７】
また、ハロゲンを供給しても、図７（ｃ）に示すように絶縁性マスク30の端部にポリシリコン31が発生することは避けられない場合がある。このような場合は、絶縁性マスク30を除去したのち、表面領域にポリシングをかけて、図２（ｂ）のような表面形状を得る。
これに続く工程は、第１の実施形態に示したものと同様である。
〔第４の実施形態〕
図８は、この発明の第４の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図である。
【００３８】
第１の実施形態との違いは、ｐウェル領域3の形成方法が異なり、形状がやや異なる点である。
図２（ａ）の平坦なウェハーの状態で、ｎドリフト層1の表面領域にエピタキシャル成長により、ｐウェル領域3を形成する〔図９（ａ）〕。このとき、第３の実施形態と同様にドーピングプロファイルを制御する。
【００３９】
続いて、ｐウェル領域3の表面領域に絶縁性マスク30を形成する〔同図（ｂ）〕。
次いで、図示しないマスクにより絶縁性マスク30に窓あけを行う。ここで、窓あけを行う領域は、チップ周辺部の耐圧構造として機能する。次に、露出したｐウェル領域3をドライエッチングまたはウェットエッチングによりエッチングし、ｎドリフト層1に達するまでエッチングする〔同図（ｃ）〕。
【００４０】
続いて、エッチングして除去した領域に再度エピタキシャル成長により高抵抗の第二ｎドリフト層1bを形成する〔同図（ｄ）〕。
この後、絶縁性マスク30を除去し、表面にポリシングをかけて図２（ｂ）のような表面形状を得る。これに続く工程は、第１の実施形態に示したものと同様である。
【００４１】
本実施形態によれば、ｐウェル領域3のエピタキシャル成長を平坦なウェハー上で行うことができるため、面内均一性やドーピング制御性が最も良くなる。しかし、工程数が増え、また半導体領域3の底部の隅の形状が尖った形になるため、ＭＯＳＦＥＴとしては耐圧が低くなる問題がある。
【００４２】
【発明の効果】
以上説明したように本発明によれば、トレンチゲート構造を持つ電力用半導体装置において、電気的特性に大きな影響を与えるチャネル部を構成する第２導電型ウェル領域の不純物濃度のピーク位置を深くすることによって、トレンチ形成時の形状ばらつき等に起因する電気特性のばらつき、および加工形状のばらつきに起因する不純物濃度のばらつきを介した電気特性のばらつき等を抑え、安定した特性の半導体装置を得ることができる。
【００４３】
そして、そのような半導体装置の製造方法について、エピタキシャル成長法による場合の要点を示した。これにより、加工制御のコストを低く抑えつつ、電気特性がそろった電力用半導体装置を、高い良品率で量産することが可能となる。
【図面の簡単な説明】
【図１】第１の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図２】（ａ）〜（ｄ）は、図１のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図３】（ａ）、（ｂ）は、図２（ｄ）に続く主要な製造工程ごとに示した断面図
【図４】（ａ）は図１０のＡ−Ａ'線に沿った濃度プロフィル図、（ｂ）は図１のＢ−Ｂ'線に沿った濃度プロフィル図
【図５】第２の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図６】第３の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図７】（ａ）〜（ｃ）は、図６のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図８】第４の実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの要部断面図
【図９】（ａ）〜（ｄ）は、図８のトレンチゲート型ＭＯＳＦＥＴを主要な製造工程ごとに示した断面図
【図１０】従来のトレンチゲート型ＭＯＳＦＥＴの要部断面図
【符号の説明】
1 ・・・ｎドリフト層
1b・・・第二ｎドリフト層
2 ・・・ｎ⁺ドレイン領域
4 ・・・マスク絶縁膜
3 ・・・ｐ⁺ウェル領域
5 ・・・トレンチ
7 ・・・ゲート絶縁膜
8 ・・・ゲート電極
10・・・レジスト
11・・・ｎ⁺ソース領域
12・・・ｐ⁺コンタクト領域
14・・・ソース電極
15・・・ドレイン電極
21・・・ｐ⁺ウェル領域の不純物濃度の相殺後のピーク位置
30・・・マスク絶縁膜
31・・・ポリシリコン

Claims

高抵抗の第１導電型ドリフト層と、該第１導電型ドリフト層の表面層に形成された第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に形成され、第１導電型ドリフト層に接続しない第１導電型ソース領域と、第１導電型ソース領域の表面から第２導電型ウェル領域を貫通して前記第１導電型ドリフト層に達するトレンチと、該トレンチの内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して第２導電型ウェル領域に対向するゲート電極層とを有し、第２導電型ウェル領域の第２導電型不純物のピーク濃度の深さｄ20が、第１導電型ソース領域の深さｄ11よりも深い位置にある半導体装置の製造方法であって、エピタキシャル成長法によって第２導電型ウェル領域を形成することを特徴とする半導体装置の製造方法。
第１導電型ドリフト層の表面に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第１導電型ドリフト層の表面の一部を露出させる工程と、その露出した表面領域をエッチングする工程と、エッチングにより除去された領域に第２導電型ウェル領域をエピタキシャル成長法により形成する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
第１導電型ドリフト層の表面上にエピタキシャル成長法により第２導電型ウェル領域を形成する工程と、その第２導電型ウェル領域の表面上に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第２導電型ウェル領域の表面の一部を露出させる工程と、該露出した第２導電型ウェル領域の表面部分を少なくとも第１導電型ドリフト層に達するまでエッチングする工程と、エッチングにより除去された領域に再び第１導電型の半導体層をエピタキシャル成長により形成する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
高抵抗の第１導電型ドリフト層と、該第１導電型ドリフト層の表面層に形成された第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に形成され、第１導電型ドリフト層に接続しない第１導電型ソース領域と、第１導電型ソース領域の表面から第２導電型ウェル領域を貫通して前記第１導電型ドリフト層に達するトレンチと、該トレンチの内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して第２導電型ウェル領域に対向するゲート電極層とを有し、第２導電型ウェル領域の第２導電型不純物のピーク濃度の深さｄ 20 が、第１導電型ソース領域の深さｄ 11 よりも深い位置にある半導体装置の製造方法であって、第１導電型ドリフト層の表面に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第１導電型ドリフト層の表面の一部を露出させる工程と、その露出した表面領域をエッチングする工程と、エッチングにより除去された領域に第２導電型ウェル領域をエピタキシャル成長法により形成する工程と、エピタキシャル成長終了後、絶縁性マスクを除去する工程と、絶縁性マスクの端部に発生したポリシリコンをポリシングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。
高抵抗の第１導電型ドリフト層と、該第１導電型ドリフト層の表面層に形成された第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に形成され、第１導電型ドリフト層に接続しない第１導電型ソース領域と、第１導電型ソース領域の表面から第２導電型ウェル領域を貫通して前記第１導電型ドリフト層に達するトレンチと、該トレンチの内壁に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して第２導電型ウェル領域に対向するゲート電極層とを有し、第２導電型ウェル領域の第２導電型不純物のピーク濃度の深さｄ 20 が、第１導電型ソース領域の深さｄ 11 よりも深い位置にある半導体装置の製造方法であって、第１導電型ドリフト層の表面上にエピタキシャル成長法により第２導電型ウェル領域を形成する工程と、その第２導電型ウェル領域の表面上に絶縁性マスクを形成する工程と、該絶縁性マスクに窓あけを行い第２導電型ウェル領域の表面の一部を露出させる工程と、該露出した第２導電型ウェル領域の表面部分を少なくとも第１導電型ドリフト層に達するまでエッチングする工程と、エッチングにより除去された領域に再び第１導電型の半導体層をエピタキシャル成長により形成する工程と、エピタキシャル成長終了後、絶縁性マスクを除去する工程と、絶縁性マスクの端部に発生したポリシリコンをポリシングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。