KR20090066488A - 수직형 트랜지스터 및 그의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 53
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 53
- 239000010703 silicon Substances 0.000 claims abstract description 53
- 239000012535 impurity Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 30
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 230000005684 electric field Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
수직형 트랜지스터 및 그의 제조방법이 개시되어 있다. 수직형 트랜지스터는, 제1 접합부, 제2 접합부 및 제1 접합부와 제2 접합부 사이에 개재되며 균일한 농도의 p형 불순물을 갖는 채널부를 포함하는 필라구조물과, 채널부를 덮고, 채널부에 균일한 농도의 p형 불순물을 형성하기 위해 고농도의 p형 불순물을 포함하는 실리콘 에피택셜막을 포함한다. 이로써, 본 발명에 따른, 상기 실리콘 에피택셜막에 대해 수행된 열처리로 인하여 불순물의 도핑 농도를 균일하게 해줌으로써, 문턱 전압 조절을 위한 이온주입 공정의 신뢰성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 수직형 트랜지스터 및 그의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이와 폭이 감소하고 있고, 아울러, 접합영역으로의 도핑 농도는 증가하여 전계(Electric field) 증가에 따른 드레인 영역에서 발생하는 누설 전류(Drain Induced Barrier Lowering : 이하 DIBL) 및 게이트에서 발생하는 누설 전류(Gate Induced Drain Leakage : 이하 GIDL) 발생이 증가하고 있다.
이에, 기존의 트랜지스터가 갖는 채널 영역 확장 및 전류(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안되었다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 반도체 기판 내에 형성된 소오스부/드레인부로 구성되어 수평 방향의 채널(Channel Length)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스부/드레인부로 구성되어 수직 방향의 채널이 형성된다.
그러나, 종래의 수직형 트랜지스터의 경우, 셀 영역에 상기 수직형 트랜지스 터 구조를 구현하기 어려울 뿐 아니라, 문턱 전압 조절을 위한 채널 이온주입 공정에서 필라의 상기 채널 예정 영역의 탑(Top) 부분은 도핑 농도가 높고, 상기 필라의 채널 예정 영역의 양측벽 부분은 도핑 농도가 낮아지게 되어 채널의 위치에 따라 문턱 전압이 달라지게 된다.
이로 인해, 상기 필라의 채널 예정 영역의 탑 부분에 전계가 증가하게 되어 드레인 영역에서 발생하는 누설 전류 및 게이트에서 발생하는 누설 전류 또한 증가하게 된다. 그 결과, 반도체 소자의 전기적 특성이 감소하게 된다.
본 발명은 수직형 트랜지스터의 문턱 전압 조절을 위한 이온주입 공정의 신뢰성을 향상시킬 수 있는 수직형 트랜지스터 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 수직형 트랜지스터는, 제1 접합부, 제2 접합부 및 상기 제1 접합부와 제2 접합부 사이에 개재되며 균일한 농도의 p형 불순물을 갖는 채널부를 포함하는 필라구조물과, 상기 채널부를 덮고, 상기 채널부에 균일한 농도의 상기 p형 불순물을 형성하기 위해 고농도의 상기 p형 불순물을 포함한다.
여기서, 상기 제1 접합부는 드레인 전극을 포함하며, 상기 제2 접합부는 소오스 전극을 포함한다.
상기 실리콘 에피택셜막은 1×1014∼ 1×1017 이온갯수/㎤의 상기 p형 불순물 을 포함한다.
상기 실리콘 에피택셜막 및 상기 필라 구조물을 덮는 게이트 구조물을 더 포함한다.
상기 게이트 구조물은 상기 필라 구조물을 덮는 게이트 절연막 및 상기 게이트 절연막을 덮는 게이트 도전막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1 접합부, 채널부 및 제2 접합부를 포함하는 필라 구조물을 형성하는 단계와, 상기 채널부를 선택적으로 노출하는 스페이서막을 형성하는 단계와, 상기 스페이서막에 의하여 노출된 상기 채널부 상에 고농도의 p형 불순물을 포함하는 실리콘 에피택셜 패턴을 성장시키는 단계와, 상기 스페이서막을 상기 필라 구조물로부터 제거하는 단계와, 상기 실리콘 에피택셜 패턴을 열처리하여 상기 실리콘 에피택셜 패턴의 상기 p형 불순물을 상기 채널부로 확산시켜 상기 채널부에 균일한 농도의 p형 불순물을 형성하는 단계를 포함한다.
여기서, 상기 제1 접합부는 드레인 전극을 포함하며, 상기 제2 접합부는 소오스 전극을 포함한다.
상기 스페이서막은 질화막을 포함한다.
상기 실리콘 에피택셜 패턴을 성장시키는 단계는, 상기 채널부 및 상기 제2 접합부에 실리콘 에피택셜막을 성장시키면서 고농도의 p형 불순물을 주입하는 단계와, 상기 제2 접합부와 대응하는 상기 실리콘 에피택셜막을 선택적으로 제거하는 단계를 포함한다.
상기 실리콘 에피택셜막을 성장시키는 단계에서, 상기 실리콘 에피택셜막에는 상기 p형 불순물이 1×1014∼ 1×1017 이온갯수/㎤로 주입된다.
상기 p형 불순물은 붕소를 포함한다.
상기 열처리된 상기 실리콘 에피택셜 패턴 및 상기 필라 구조물 상에는 게이트 구조물을 형성하는 단계를 더 포함한다.
상기 게이트 구조물을 형성하는 단계는, 상기 실리콘 에피택셜 패턴 및 상기 필라 구조물을 덮는 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계를 포함한다.
본 발명은 수직형 트랜지스터의 문턱 전압 조절을 위한 이온주입 공정 중 채널에 p형 불순물을 포함하는 실리콘 에피택셜막을 형성한 후, 상기 실리콘 에피택셜막에 대해 상기 p형 불순물의 도핑 농도를 균일하게 해주기 위하여 열공정을 수행한다.
이렇게 하면, 상기 p형 불순물의 도핑 농도를 균일하게 해주어 상기 채널에 발생되는 전계(electric field)를 감소시킬 수 있다.
또한, 본 발명은 상기 실리콘 에피택셜막에 대해 수행된 열공정으로 인하여 불순물의 도핑 농도를 균일하게 해줌으로써, 문턱 전압 특성이 향상됨에 따라 동작 특성을 개선할 수 있다.
그 결과, 반도체 소자의 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 제1 접합부(D), 채널부(C) 및 제2 접합부(S)가 배치된 필라 구조물(P)이 배치된다.
상기 제1 접합부(D) 상에는 하드마스크 질화막 패턴(102)이 배치된다. 상기 하드마스크 질화막 패턴(102)은, 예를 들어, 상기 필라 구조물(P)을 보호하는 역할을 한다.
상기 제1 접합부(D)는, 예를 들어, 드레인 전극을 포함하며, 상기 채널부(C)는, 예를 들어, 균일한 농도의 p형 불순물을 형성하기 위해 고농도의 p형 불순물을 갖는 실리콘 에피택셜막(108)을 포함한다.
상기 제2 접합부(S)는, 예를 들어, 소오스 전극을 포함하며, 상기 실리콘 에피택셜막(108), 예를 들어, 약 1×1014∼ 약 1×1017 이온갯수/㎤의 상기 p형 불순물이 포함된다. 이어서, 상기 반도체 기판(100)을 열처리한다.
여기서, 본 발명의 상기 열처리에 의하여 상기 p형 불순물은 상기 채널부(C)에 균일하게 도핑될 수 있으며, 이로 인해, 문턱 전압 특성을 향상시킬 수 있다.
또한, 상기 채널부(C)에 발생되는 전계(electric field)를 감소시킬 수 있다.
도시하지 않았지만, 상기 실리콘 에피택셜막(108) 및 상기 필라 구조물(P) 상에는 게이트 구조물이 배치되며, 상기 게이트 구조물은 상기 필라 구조물(P)을 덮는 게이트 절연막 및 상기 게이트 절연막을 덮는 게이트 도전막을 포함한다.
도 2 내지 도 8들은 본 발명의 실시예에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2는 반도체 기판에 예비 제1 접합부를 형성한 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에는 하드마스크 질화막(102a)이 형성된다.
상기 하드마스크 질화막(102a) 상에는 후속의 필라 구조물이 형성될 부분을 가리는 마스크 패턴(104)이 형성된다. 상기 마스크 패턴(104)은, 예를 들어, 질화막 패턴을 포함한다.
상기 마스크 패턴(104)이 형성된 후, 상기 하드마스크 질화막(102a) 및 상기 반도체 기판(100)은 상기 마스크 패턴(104)을 식각마스크로 이용하여 식각되어, 상기 반도체 기판(100) 상에는 상기 반도체 기판(100)으로부터 돌출된 예비 제1 접합부(D1) 및 하드마스크 질화막 패턴(102)이 형성된다.
상기 예비 제1 접합부(D1)는, 예를 들어, 드레인 전극을 포함한다.
도 3은 도 2의 예비 제1 접합부를 덮는 스페이서 패턴을 형성한 단면도이다.
도 3을 참조하면, 상기 예비 제1 접합부(D1)가 형성된 후, 상기 반도체 기판(100) 상에는 상기 예비 제1 접합부(D1)의 측면 및 상기 하드마스크 질화막 패턴(102)의 측면을 덮는 스페이서 패턴(106)이 형성된다.
자세하게, 상기 스페이서 패턴(106)은 다음과 같은 공정에 의하여 형성된다.
먼저, 상기 반도체 기판(100) 상에는, 예를 들어, 플라즈마 산화(Plasma oxidation) 공정을 수행하여 스페이서막(도시안됨)이 형성된다. 상기 스페이서막은, 예를 들어, 산화막을 포함한다.
그런 다음, 상기 스페이서막은 상기 반도체 기판(100) 및 상기 하드마스크 질화막 패턴(102)의 상면이 노출될 때까지, 예를 들어, 에치백(Etch-back) 공정을 수행하여 제거된다.
이로써, 상기 예비 제1 접합부(D1) 및 상기 하드마스크 질화막 패턴(102)의 측면에는 스페이서 패턴(106)이 형성된다.
도 4는 도 3의 스페이서 패턴을 식각마스크로 이용하여 예비 제1 접합부 아래의 반도체 기판을 식각하여 예비 채널부 및 예비 제2 접합부를 형성한 단면도이다.
도 4를 참조하면, 상기 스페이서 패턴(106)이 형성된 후, 상기 반도체 기판(100)은 상기 스페이서 패턴(106)을 식각마스크로 이용하여 식각된다.
이때, 상기 반도체 기판(100)은 상기 반도체 기판(100)을 식각하기 위해 사용되고 있는 장비에 의하여, 예를 들어, 수직하게 식각되지 않고 등방성 식각 방식과 같이 상기 스페이서 패턴(106)보다 작은 폭을 갖도록 식각된다.
상기 예비 제1 접합부(D1) 아래의 반도체 기판(100)에는 예비 채널부(C1) 및 예비 제2 접합부(S1)가 형성된다.
상기 제2 접합부(S1)는, 예를 들어, 소오스 전극을 포함한다.
도 5는 도 4의 예비 채널부 및 예비 제2 접합부에 고농도의 p형 불순물을 갖는 실리콘 에피택셜막을 성장시킨 단면도이다.
도 5를 참조하면, 상기 예비 채널부(C1) 및 상기 예비 제2 접합부(S1)가 형성된 후, 상기 예비 채널부(C1) 및 상기 예비 제2 접합부(S1) 상에는 실리콘 에피택셜막(108a)이 성장된다.
상기 실리콘 에피택셜막(108a)은 상기 예비 채널부(C1)에 균일한 농도의 불순물을 형성하기 위하여 고농도의 불순물이 포함된다. 상기 불순물은, 예를 들어, p형 불순물을 포함하며, 예를 들어, 상기 p형 불순물은 붕소(B)를 포함한다.
여기서, 상기 실리콘 에피택셜막(108a)에는 상기 p형 불순물이, 예를 들어, 약 1×1014∼ 약 1×1017 이온갯수/㎤로 주입된다.
이때, 상기 실리콘 에피택셜막(108a)은, 예를 들어, 실리콘 성장시 상기 p형 불순물을 동시에 주입하는 인시튜(Insitu) 방식에 의하여 성장된다.
도 6은 도 5의 스페이서 패턴 및 예비 제2 접합부와 대응하는 실리콘 에피택셜막을 선택적으로 제거한 단면도이다.
도 6을 참조하면, 상기 실리콘 에피택셜막(108a)이 형성된 후, 상기 스페이서 패턴(106)은 상기 하드마스크 질화막 패턴(102) 및 상기 예비 제1 접합부(D1)로부터 제거된다.
상기 스페이서 패턴(106)은, 예를 들어, 습식 식각 방식에 의하여 제거된다.
상기 예비 제2 접합부(S1)와 대응하는 상기 실리콘 에피택셜막(108a)은 상기 예비 제2 접합부(S1)로부터 제거되어, 상기 예비 채널부(C1) 상에는 상기 예비 채널부(C1)을 덮는 실리콘 에피택셜 패턴(108)이 형성된다.
상기 예비 제2 접합부(S1)와 대응하는 상기 실리콘 에피택셜막(108a)은, 예를 들어, 건식 식각 방식에 의하여 제거된다. 이때, 상기 예비 제2 접합부(S1)와 대응하는 상기 실리콘 에피택셜막(108a)은 후속의 콘택을 형성하기 위하여 제거해준다.
도 7은 도 6의 반도체 기판에 열처리를 수행한 단면도이다.
도 7을 참조하면, 상기 실리콘 에피택셜 패턴(108)이 형성된 후, 상기 반도체 기판(100)에는 문턱 전압 조절을 위한 이온주입 공정이 수행된다.
상기 이온주입 공정은 상기 반도체 기판(100)에 열처리를 수행하여 상기 실리콘 에피택셜 패턴(108)에 포함되어 있던 상기 고농도로 도핑된 p형 불순물을 상기 예비 채널부(C1)로 확산시킨다. 상기 열처리에 의하여 상기 반도체 기판(100)에는 채널부(C)가 형성된다.
이때, 상기 열처리에 의하여 상기 p형 불순물은, 예를 들어, 상기 예비 제1 접합부(D1) 및 상기 예비 제2 접합부(S1) 내로 소정의 p형 불순물이 도핑될 수 있다.
여기서, 본 발명은 상기 실리콘 에피택셜 패턴(108)에 대해 열처리를 수행하여 균일한 도핑 농도를 갖는 채널부(C)를 형성해줌으로써, 상기 채널부(C)에 발생되는 전계(electric field)를 감소시킬 수 있다. 이로 인해, 문턱 전압 특성이 향상시켜 동작 특성을 개선할 수 있다.
도 8은 도 7의 열처리된 반도체 기판에 제1 접합부, 채널부 및 제2 접합부를 포함하는 필라 구조물을 형성한 단면도이다.
도 8을 참조하면, 상기 채널부(C)가 형성된 후, 반도체 기판(100) 상에는 버퍼용 절연막(도시안됨)이 형성된다. 상기 버퍼용 절연막은, 예를 들어, 산화막 또는 질화막을 포함한다.
상기 반도체 기판(100) 내에는 상기 버퍼용 절연막을 이용하여 p형 및 n형 불순물이 이온주입된다.
상기 p형 불순물은, 예를 들어, 붕소(B), 이불화붕소(BF2), 인듐(In) 등을 포함하며, 상기 n형 불술물은, 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 포함한다.
상기 이온 주입을 통해 상기 반도체 기판(100) 내에는 제1 접합부(D), 채널부(C) 및 제2 접합부(S)가 형성되며, 상기 제1 접합부(D), 채널부(C) 및 제2 접합부(S)를 포함하는 필라 구조물(P)이 형성된다.
그런 다음, 상기 필라구조물(P) 상에는 게이트 구조물(도시안됨)이 형성된다. 상기 게이트 구조물은 상기 필라 구조물(P)을 덮는 게이트 절연막 및 상기 게이트 절연막을 덮는 게이트 도전막을 포함한다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이와 같이, 본 발명은 고농도의 불순물이 도핑된 실리콘 에피택셜 패턴을 형 성한 후, 상기 실리콘 에피택셜 패턴에 대해 열처리를 수행하여 상기 불순물의 도핑 농도를 균일하게 해줌으로써, 문턱 전압 조절을 위한 이온주입 공정의 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 도시한 단면도이다.
도 2 내지 도 8들은 본 발명의 실시예에 따른 수직형 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도들이다.
도 2는 반도체 기판에 예비 제1 접합부를 형성한 단면도이다.
도 3은 도 2의 예비 제1 접합부를 덮는 스페이서 패턴을 형성한 단면도이다.
도 4는 도 3의 스페이서 패턴을 식각마스크로 이용하여 예비 제1 접합부 아래의 반도체 기판을 식각하여 예비 채널부 및 예비 제2 접합부를 형성한 단면도이다.
도 5는 도 4의 예비 채널부 및 예비 제2 접합부에 고농도의 p형 불순물을 갖는 실리콘 에피택셜막을 성장시킨 단면도이다.
도 6은 도 5의 스페이서 패턴 및 예비 제2 접합부와 대응하는 실리콘 에피택셜막을 선택적으로 제거한 단면도이다.
도 7은 도 6의 반도체 기판에 열처리를 수행한 단면도이다.
도 8은 도 7의 열처리된 반도체 기판에 제1 접합부, 채널부 및 제2 접합부를 포함하는 필라 구조물을 형성한 단면도이다.
Claims (13)
- 제1 접합부, 제2 접합부 및 상기 제1 접합부와 제2 접합부 사이에 개재되며 균일한 농도의 p형 불순물을 갖는 채널부를 포함하는 필라구조물; 및상기 채널부를 덮고, 상기 채널부에 균일한 농도의 상기 p형 불순물을 형성하기 위해 고농도의 상기 p형 불순물을 포함하는 실리콘 에피택셜막을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 제1 접합부는 드레인 전극을 포함하며, 상기 제2 접합부는 소오스 전극을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 실리콘 에피택셜막은 1×1014∼ 1×1017 이온갯수/㎤의 상기 p형 불순물을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 1 항에 있어서,상기 실리콘 에피택셜막 및 상기 필라 구조물을 덮는 게이트 구조물을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 제 4 항에 있어서,상기 게이트 구조물은 상기 필라 구조물을 덮는 게이트 절연막 및 상기 게이트 절연막을 덮는 게이트 도전막을 포함하는 것을 특징으로 하는 수직형 트랜지스터.
- 반도체 기판 상에 제1 접합부, 채널부 및 제2 접합부를 포함하는 필라 구조물을 형성하는 단계;상기 채널부를 선택적으로 노출하는 스페이서막을 형성하는 단계;상기 스페이서막에 의하여 노출된 상기 채널부 상에 고농도의 p형 불순물을 포함하는 실리콘 에피택셜 패턴을 성장시키는 단계;상기 스페이서막을 상기 필라 구조물로부터 제거하는 단계; 및상기 실리콘 에피택셜 패턴을 열처리하여 상기 실리콘 에피택셜 패턴의 상기 p형 불순물을 상기 채널부로 확산시켜 상기 채널부에 균일한 농도의 p형 불순물을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제1 접합부는 드레인 전극을 포함하며, 상기 제2 접합부는 소오스 전극을 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 스페이서막은 질화막을 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 실리콘 에피택셜 패턴을 성장시키는 단계는,상기 채널부 및 상기 제2 접합부에 실리콘 에피택셜막을 성장시키면서 고농도의 p형 불순물을 주입하는 단계; 및상기 제2 접합부와 대응하는 상기 실리콘 에피택셜막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 9 항에 있어서,상기 실리콘 에피택셜막을 성장시키는 단계에서, 상기 실리콘 에피택셜막에는 상기 p형 불순물이 1×1014∼ 1×1017 이온갯수/㎤로 주입된 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 p형 불순물은 붕소를 포함하는 것을 특징으로 하는 수직형 트랜지스터 의 제조방법.
- 제 6 항에 있어서,상기 열처리된 상기 실리콘 에피택셜 패턴 및 상기 필라 구조물 상에는 게이트 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
- 제 12 항에 있어서,상기 게이트 구조물을 형성하는 단계는,상기 실리콘 에피택셜 패턴 및 상기 필라 구조물을 덮는 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134044A KR101026484B1 (ko) | 2007-12-20 | 2007-12-20 | 수직형 트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070134044A KR101026484B1 (ko) | 2007-12-20 | 2007-12-20 | 수직형 트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090066488A true KR20090066488A (ko) | 2009-06-24 |
| KR101026484B1 KR101026484B1 (ko) | 2011-04-01 |
Family
ID=40994467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070134044A KR101026484B1 (ko) | 2007-12-20 | 2007-12-20 | 수직형 트랜지스터 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101026484B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8124479B2 (en) | 2010-07-20 | 2012-02-28 | Hynix Semiconductor Inc. | Diffusing impurity ions into pillars to form vertical transistors |
| KR101133701B1 (ko) * | 2010-09-10 | 2012-04-06 | 주식회사 하이닉스반도체 | 매립비트라인을 구비한 반도체장치 제조 방법 |
| US20140015034A1 (en) * | 2012-07-16 | 2014-01-16 | SK Hynix Inc. | Vertical semiconductor device, module and system each including the same, and method for manufacturing the vertical semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404581B2 (en) | 2020-12-21 | 2022-08-02 | International Business Machines Corporation | Wimpy vertical transport field effect transistor with dipole liners |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929477A (en) * | 1997-01-22 | 1999-07-27 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array |
| KR20070058906A (ko) * | 2005-12-05 | 2007-06-11 | 삼성전자주식회사 | 수직 트랜지스터를 갖는 반도체 메모리 소자의 제조방법 |
-
2007
- 2007-12-20 KR KR1020070134044A patent/KR101026484B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8124479B2 (en) | 2010-07-20 | 2012-02-28 | Hynix Semiconductor Inc. | Diffusing impurity ions into pillars to form vertical transistors |
| KR101129978B1 (ko) * | 2010-07-20 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101133701B1 (ko) * | 2010-09-10 | 2012-04-06 | 주식회사 하이닉스반도체 | 매립비트라인을 구비한 반도체장치 제조 방법 |
| US8399342B2 (en) | 2010-09-10 | 2013-03-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with buried bit lines |
| US20140015034A1 (en) * | 2012-07-16 | 2014-01-16 | SK Hynix Inc. | Vertical semiconductor device, module and system each including the same, and method for manufacturing the vertical semiconductor device |
| US8878285B2 (en) * | 2012-07-16 | 2014-11-04 | SK Hynix Inc. | Vertical semiconductor device, module and system each including the same, and method for manufacturing the vertical semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101026484B1 (ko) | 2011-04-01 |
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