JP3854136B2 - 半導体素子のトランジスタ及びその製造方法 - Google Patents

半導体素子のトランジスタ及びその製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子のトランジスタ及びその製造方法に係り、特にＬＤＤ(lightly doped drain)領域の下部に酸素イオン注入層が形成された半導体素子のトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体素子の集積度が増加するにつれてトランジスタの大きも減少し、トランジスタの大きさの減少によっていろいろの電気的特性が低下するという問題が生ずる。
【０００３】
このような問題点を解決するために、最近は絶縁膜上にシリコン層が形成されたＳＯＩ(Silicon On Insulator)構造、或いは内部に酸素層が形成されたＳＩＭＯＸ(Separation by Implantation of Oxygen)構造の基板を用いてトランジスタを形成する。
【０００４】
ところが、このような構造の基板を用いると、トランジスタが絶縁膜または酸素層の上部に形成されるため、基板と電気的にフロート(floating)された状態を維持し、これにより接合領域と基板間のしきい値電圧が変動するというボディ効果(Body effect)、及び正孔が基板に放出されないで接合領域へ移動することによりパンチスルー(Punch through)が誘発されるというキンク効果(Kink effect)などが発生し、素子の信頼性が低下する。
【０００５】
従って、このような現象が発生しないようにするため、絶縁膜または酸素層が貫通されるようにコンタクトホールを形成し、その内部にプラグを形成してトランジスタが電気的にフロートされないようにするが、この場合、複雑なコンタクトホールの形成工程が追加されなければならない。
【０００６】
さらに、素子の集積度が増加するにつれてシリサイドが基板に深く浸透され、これにより接合漏洩電流が急激に増加するという問題点が生ずる。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、単結晶シリコンからなるバルク基板を用いるが、ＬＤＤ領域の下部に酸素の注入された絶縁層を形成することにより、ＳＯＩ構造またはＳＩＭＯＸ構造の基板を用いる場合と同一の効果を得ることができ、素子の高集積化による電気的特性の低下及び接合漏洩電流の増加を防止することができる半導体素子のトランジスタ及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体素子のトランジスタは、トレンチ構造の素子分離膜が形成された単結晶シリコンの半導体基板と、チャネル領域の半導体基板上に形成され、ゲート絶縁膜によって半導体基板と電気的に分離されるゲート電極と、前記半導体基板の所定の深さにイオンを注入して形成された絶縁層と、前記絶縁層上部の半導体基板のみに低濃度不純物イオンを注入して形成されたＬＤＤ領域と、前記ゲート電極の両側部の半導体基板に前記素子分離膜より高く形成されたソース／ドレイン接合領域と、前記接合領域および前記ゲート電極上に形成されたシリサイド層を含むことを特徴とする。
【０００９】
また、本発明に係る半導体素子のトランジスタ製造方法は、素子分離膜が形成された単結晶シリコンの半導体基板の活性領域に所定の深さイオンを注入して絶縁層を形成する段階と、チャネル領域の半導体基板上にゲート絶縁膜及びゲート電極を形成する段階と、前記絶縁層上部の半導体基板に低濃度不純物領域であるＬＤＤ領域を形成する段階と、全体上部面に絶縁膜を形成した後、エッチング工程で前記ゲート電極の側壁には絶縁膜スペーサが形成され、前記絶縁膜スペーサ側部の前記基板の所定深さの溝が形成されるように前記ＬＤＤ領域および前記絶縁層の一部をエッチングする段階と、前記溝にエピシリコン層を前記素子分離膜より高く成長させた後、エピシリコン層に不純物イオンを注入してソース／ドレイン構造の接合領域を形成する段階と、ゲート電極及び接合領域の表面にシリサイド層を形成する段階とからなること特徴とする。
【００１０】
前記半導体基板は、チョクラルスキー法で製造されたバルク形態の単結晶シリコン基板であり、前記イオンは酸素であり、前記絶縁層は半導体基板の表面から５００〜１０００Åの深さに形成されることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１２】
図１〜図７は本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【００１３】
図１に示すように、半導体基板１の素子分離領域にトレンチ構造の素子分離膜２を形成する。前記半導体基板１としてはチョクラルスキー(Czocharalski)法で製造されたバルク形態の単結晶シリコン基板を使用する。
【００１４】
図２に示すように、活性領域の前記半導体基板１に、例えば酸素イオンを所定の深さに注入して絶縁層５を形成した後、チャネル領域の半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。前記絶縁層５は、酸素イオンの注入されたＳＩＭＯＸ構造で形成され、前記半導体基板１の表面から５００〜１０００Åの深さに形成される。
【００１５】
また、前記絶縁層５を形成した後、高温熱処理を行って基板１の表面部に存在する金属性不純物（Ｃｕ、Ｎｉ、Ｆｅなど）、結晶欠陥などが前記絶縁層５に捕獲(getting)されるようにすることで、素子の動作時に漏洩電流の流れが減少し、素子の性能が改善されるようにすることができる。
【００１６】
図３に示すように、前記絶縁層５上部の半導体基板１にＬＤＤイオンを注入してＬＤＤ領域６を形成する。
【００１７】
図４に示すように、全体上部面に絶縁膜を形成した後、全面エッチングして前記ゲート電極４の側壁にスペーサ１０を形成する。前記エッチング工程で露出された部分の前記ＬＤＤ領域６及び絶縁層５がエッチングされるようにして、前記スペーサ１０の側部に溝（Ａ部分）が形成されるようにする。
【００１８】
図５に示すように、選択的エピタキシャル成長(Selective Epitaxial Growth)法で露出した半導体基板１を成長させ、前記溝（Ａ部分）にエピシリコン層７が形成されるようにする。
【００１９】
図６に示すように、前記エピシリコン層７に不純物イオンを注入して接合領域７ａの形成を完了する。前記エピシリコン層７は前記素子分離膜２より２００〜５００Å程度高く成長されるようにする。
【００２０】
図７に示すように、前記ゲート電極４及び接合領域７ａの表面にシリサイド層８を形成する。前記図５のように前記エピシリコン層７を素子分離膜２より高く成長させることにより、前記素子分離膜２の上部界面の損失が発生しないため、界面を通じたシリサイド層の成長が発生しない。
【００２１】
【発明の効果】
上述したように、本発明は、単結晶シリコンからなるバルク基板を用いるが、ＬＤＤ領域の下部に酸素イオンの注入された絶縁層を形成することにより、ＳＯＩまたはＳＩＭＯＸ基板を用いる場合と同一の効果を得、素子の電気的特性の低下を防止する。
【００２２】
つまり、本発明は、１）酸素イオンが注入された絶縁層以外の部分によって素子が基板とフローティングされていない状態を維持するようにすることにより、ＳＯＩまたはＳＩＭＯＸ基板使用の時に発生するボディ効果またはキンク効果が発生せず、２）ＬＤＤ領域の下部に形成された絶縁層によって接合イオンの側面拡散が遮断されるようにすることにより、短チャネル効果の発生が防止される。
【００２３】
なお、本発明は、接合領域として用いられるエピシリコン層を素子分離膜より高く成長させ、素子分離膜の界面の損傷が防止されるようにすることにより、シリサイドの浸透による漏洩電流の発生が防止される。
【図面の簡単な説明】
【図１】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図２】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図３】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図４】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図５】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図６】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【図７】本発明に係る半導体素子のトランジスタ製造方法を説明するための素子の断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離膜
３ ゲート絶縁膜
４ ゲート電極
５ 絶縁層
６ ＬＤＤ領域
７ エピシリコン層
７ａ 接合領域
８ シリサイド層
１０ スペーサ

Claims (10)

  1. トレンチ構造の素子分離膜が形成された単結晶シリコンの半導体基板と、
    チャネル領域の半導体基板上に形成され、ゲート絶縁膜によって半導体基板と電気的に分離されるゲート電極と、
    前記半導体基板の所定の深さにイオンを注入して形成された絶縁層と、
    前記絶縁層上部の半導体基板のみに低濃度不純物イオンを注入して形成されたＬＤＤ領域と、
    前記ゲート電極の両側部の半導体基板に前記素子分離膜より高く形成されたソース／ドレイン接合領域と、
    前記接合領域および前記ゲート電極上に形成されたシリサイド層を含むことを特徴とする半導体素子のトランジスタ。
  2. 前記半導体基板は、チョクラルスキー法で製造されたバルク形態の単結晶シリコン基板であることを特徴とする請求項１記載の半導体素子のトランジスタ。
  3. 前記イオンは酸素であることを特徴とする請求項１記載の半導体素子のトランジスタ。
  4. 前記絶縁層は前記半導体基板の表面から５００〜１０００Åの深さに形成されることを特徴とする請求項１記載の半導体素子のトランジスタ。
  5. 素子分離膜が形成された単結晶シリコンの半導体基板の活性領域に所定の深さイオンを注入して絶縁層を形成する段階と、
    チャネル領域の半導体基板上にゲート絶縁膜及びゲート電極を形成する段階と、
    前記絶縁層上部の半導体基板に低濃度不純物領域であるＬＤＤ領域を形成する段階と、
    全体上部面に絶縁膜を形成した後、エッチング工程で前記ゲート電極の側壁には絶縁膜スペーサが形成され、前記絶縁膜スペーサの側部に前記基板の所定深さの溝が形成されるように前記ＬＤＤ領域および前記絶縁層の一部をエッチングする段階と、
    前記溝にエピシリコン層を前記素子分離膜より高く成長させた後、エピシリコン層に不純物イオンを注入してソース／ドレイン構造の接合領域を形成する段階と、
    ゲート電極及び接合領域の表面にシリサイド層を形成する段階とからなること特徴とする半導体素子のトランジスタ製造方法。
  6. 前記半導体基板は、チョクラルスキー法で製造されたバルク形態の単結晶シリコン基板であることを特徴とする請求項５記載の半導体素子のトランジスタ製造方法。
  7. 前記イオンは酸素であることを特徴とする請求項５記載の半導体素子のトランジスタ製造方法。
  8. 前記絶縁層は半導体基板の表面から５００〜１０００Åの深さに形成されることを特徴とする請求項５記載の半導体素子のトランジスタ製造方法。
  9. 前記エピシリコン層は前記素子分離膜より２００〜５００Å高く形成されることを特徴とする請求項５記載の半導体素子のトランジスタ製造方法。
  10. 前記絶縁層を形成する段階から、前記半導体基板の表面部に存在する金属性不純物及び結晶欠陥が前記絶縁層に捕獲されるようにするため高温熱処理する段階をさらに含んでなることを特徴とする請求項５記載の半導体素子のトランジスタ製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454125B1 (ko) * 2001-12-18 2004-10-26 삼성전자주식회사 반도체 소자 및 그 제조방법
US6812103B2 (en) * 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US7271403B2 (en) * 2002-12-13 2007-09-18 Intel Corporation Isolating phase change memory devices
KR100498475B1 (ko) 2003-01-07 2005-07-01 삼성전자주식회사 모스 전계 효과 트랜지스터 구조 및 그 제조 방법
KR100487564B1 (ko) * 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
CN100431112C (zh) * 2003-12-12 2008-11-05 联华电子股份有限公司 硅化金属制造的方法
KR100630767B1 (ko) 2005-09-08 2006-10-04 삼성전자주식회사 에피택셜 영역을 구비하는 모스 트랜지스터의 제조방법
JP2008004894A (ja) * 2006-06-26 2008-01-10 Elpida Memory Inc 半導体装置及びその製造方法
US8569837B2 (en) * 2007-05-07 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having elevated source/drain regions
JP4728378B2 (ja) * 2008-11-10 2011-07-20 エルピーダメモリ株式会社 半導体装置の製造方法
CN102543696B (zh) * 2010-12-17 2014-12-17 中国科学院微电子研究所 一种半导体器件的制造方法
CN107785319B (zh) * 2016-08-31 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN110391299B (zh) * 2018-04-23 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111863949A (zh) * 2019-04-30 2020-10-30 联华电子股份有限公司 半导体元件及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930011281A (ko) * 1991-11-14 1993-06-24 김광호 반도체장치 및 그 제조방법
KR970030505A (ko) * 1995-11-29 1997-06-26 김주용 얕은 소스/드레인 결합 영역 형성방법
US5712173A (en) * 1996-01-24 1998-01-27 Advanced Micro Devices, Inc. Method of making semiconductor device with self-aligned insulator
KR100239707B1 (ko) * 1996-11-27 2000-01-15 김영환 반도체 소자의 제조방법
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JPH1187664A (ja) * 1997-04-28 1999-03-30 Nippon Steel Corp 半導体装置及びその製造方法
JPH118379A (ja) * 1997-06-16 1999-01-12 Toshiba Corp 半導体装置及びその製造方法
KR100293270B1 (ko) * 1998-06-01 2001-11-30 김충환 씨모스 트랜지스터 제조방법
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
KR20000065719A (ko) * 1999-04-08 2000-11-15 김영환 반도체 소자 및 그 제조방법
JP2001068669A (ja) * 1999-08-30 2001-03-16 Sony Corp 半導体装置の製造方法
US6417054B1 (en) * 2001-01-26 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method for fabricating a self aligned S/D CMOS device on insulated layer by forming a trench along the STI and fill with oxide

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