JP2001068669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】チャネル形成領域と各ソース／ドレイン領域と
の間に位置するエクステンション領域における不純物濃
度の最適化を図り、且つ、不純物濃度プロファイルの高
精度制御を達成し得る半導体装置の製造方法を提供す
る。 【解決手段】各ソース／ドレイン領域から延在するエク
ステンション領域を有する半導体装置の製造方法は、
（Ａ）ゲート絶縁膜２０及びゲート電極２１を形成し、
（Ｂ）不純物を導入した後、導入された不純物の活性化
熱処理を行い、以て、ソース／ドレイン領域２３を形成
し、次いで、（Ｃ）少なくともエクステンション領域２
５を形成すべき半導体層１０の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行い、以て、半
導体層１０にエクステンション領域２５を形成する工程
を具備する。
の間に位置するエクステンション領域における不純物濃
度の最適化を図り、且つ、不純物濃度プロファイルの高
精度制御を達成し得る半導体装置の製造方法を提供す
る。 【解決手段】各ソース／ドレイン領域から延在するエク
ステンション領域を有する半導体装置の製造方法は、
（Ａ）ゲート絶縁膜２０及びゲート電極２１を形成し、
（Ｂ）不純物を導入した後、導入された不純物の活性化
熱処理を行い、以て、ソース／ドレイン領域２３を形成
し、次いで、（Ｃ）少なくともエクステンション領域２
５を形成すべき半導体層１０の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行い、以て、半
導体層１０にエクステンション領域２５を形成する工程
を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、チャネル形成領域と各ソース／ドレ
イン領域との間に位置するエクステンション領域の不純
物濃度プロファイルを精度良く制御することを可能とす
る半導体装置の製造方法に関する。
方法に関し、特に、チャネル形成領域と各ソース／ドレ
イン領域との間に位置するエクステンション領域の不純
物濃度プロファイルを精度良く制御することを可能とす
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、スケーリン
グ則に従って３年で２倍の集積度の向上が図られ、それ
に伴い、半導体装置の高速、低消費電力化が達成され続
けている。ＭＯＳ型ＦＥＴの微細化は、ゲート電極寸法
の縮小化、ゲート絶縁膜の薄膜化、チャネル形成領域若
しくはその近傍における不純物濃度プロファイルの高精
度制御によって達成されてきている。そして、半導体装
置の微細化により、半導体装置の駆動能力の向上や寄生
容量の低減等が図られている。一般に、ＣＭＯＳ構成の
回路においては、動作速度は、或る段の論理ゲートの出
力が次段の論理ゲートの容量性負荷を駆動するための充
電（若しくは放電）速度により決定される。従って、容
量性負荷の容量の逆数及び駆動能力のそれぞれに、動作
速度は比例する。
グ則に従って３年で２倍の集積度の向上が図られ、それ
に伴い、半導体装置の高速、低消費電力化が達成され続
けている。ＭＯＳ型ＦＥＴの微細化は、ゲート電極寸法
の縮小化、ゲート絶縁膜の薄膜化、チャネル形成領域若
しくはその近傍における不純物濃度プロファイルの高精
度制御によって達成されてきている。そして、半導体装
置の微細化により、半導体装置の駆動能力の向上や寄生
容量の低減等が図られている。一般に、ＣＭＯＳ構成の
回路においては、動作速度は、或る段の論理ゲートの出
力が次段の論理ゲートの容量性負荷を駆動するための充
電（若しくは放電）速度により決定される。従って、容
量性負荷の容量の逆数及び駆動能力のそれぞれに、動作
速度は比例する。
【０００３】従来、半導体装置の微細化を達成するため
に、ソース／ドレイン領域の形成方法としてＬＤＤ（Li
ghtly Doped Drain）構造、即ち、各ソース／ドレイン
領域とチャネル形成領域との間に形成され、そして、各
ソース／ドレイン領域から延在する低濃度不純物含有領
域を有する構造が採用されてきた。このような構造を採
用することによって、ドレイン領域近傍の電界を緩和
し、ホットキャリアによる半導体装置の経時変化（閾値
電圧Ｖthの上昇、駆動能力の低下）を抑制することがで
きる。しかしながら、近年の微細化された半導体装置に
おいては、電源電圧の低下といった要求と共に、ホット
キャリア等の信頼性に関する要求よりは、寧ろ、各ソー
ス／ドレイン領域とチャネル形成領域との間に形成され
る不純物含有領域における不純物濃度プロファイルを高
い精度で制御することが強く要求されている。特に、近
年、各ソース／ドレイン領域とチャネル形成領域との間
に形成する不純物含有領域の寄生容量を減少させるため
に、かかる不純物含有領域を比較的高い不純物濃度とす
る場合が多い。尚、本明細書においては、各ソース／ド
レイン領域とチャネル形成領域との間に形成された不純
物含有領域を、エクステンション領域と呼ぶ。エクステ
ンション領域の不純物濃度は、ソース／ドレイン領域の
不純物濃度よりも低い場合もあるし、同等の場合もある
し、高い場合もある。即ち、エクステンション領域の不
純物濃度は、半導体装置に要求される特性に基づいて決
定される。
に、ソース／ドレイン領域の形成方法としてＬＤＤ（Li
ghtly Doped Drain）構造、即ち、各ソース／ドレイン
領域とチャネル形成領域との間に形成され、そして、各
ソース／ドレイン領域から延在する低濃度不純物含有領
域を有する構造が採用されてきた。このような構造を採
用することによって、ドレイン領域近傍の電界を緩和
し、ホットキャリアによる半導体装置の経時変化（閾値
電圧Ｖthの上昇、駆動能力の低下）を抑制することがで
きる。しかしながら、近年の微細化された半導体装置に
おいては、電源電圧の低下といった要求と共に、ホット
キャリア等の信頼性に関する要求よりは、寧ろ、各ソー
ス／ドレイン領域とチャネル形成領域との間に形成され
る不純物含有領域における不純物濃度プロファイルを高
い精度で制御することが強く要求されている。特に、近
年、各ソース／ドレイン領域とチャネル形成領域との間
に形成する不純物含有領域の寄生容量を減少させるため
に、かかる不純物含有領域を比較的高い不純物濃度とす
る場合が多い。尚、本明細書においては、各ソース／ド
レイン領域とチャネル形成領域との間に形成された不純
物含有領域を、エクステンション領域と呼ぶ。エクステ
ンション領域の不純物濃度は、ソース／ドレイン領域の
不純物濃度よりも低い場合もあるし、同等の場合もある
し、高い場合もある。即ち、エクステンション領域の不
純物濃度は、半導体装置に要求される特性に基づいて決
定される。
【０００４】従来のエクステンション領域の形成方法の
概略を、以下、半導体基板等の模式的な一部断面図であ
る図９〜図１０を参照して、説明する。
概略を、以下、半導体基板等の模式的な一部断面図であ
る図９〜図１０を参照して、説明する。
【０００５】［工程−１０］例えばシリコン半導体基板
１０に公知の方法でＬＯＣＯＳ構造を有する素子分離領
域１１を形成し、次いでウエルイオン注入、チャネルス
トップイオン注入、閾値調整イオン注入を行う。尚、素
子分離領域１１はトレンチ構造を有していてもよいし、
ＬＯＣＯＳ構造とトレンチ構造の組み合わせであっても
よい。その後、シリコン半導体基板１０の表面を例えば
熱酸化することによってゲート絶縁膜２０を形成する。
次に、例えばポリシリコン層２１Ａ、タングステンシリ
サイド層２１Ｂを全面に形成し、リソグラフィ技術及び
ドライエッチング技術に基づきタングステンシリサイド
層２１Ｂ及びポリシリコン層２１Ａをパターニングする
ことによって、ゲート絶縁膜２０上にポリサイド構造を
有するゲート電極２１を形成することができる。
１０に公知の方法でＬＯＣＯＳ構造を有する素子分離領
域１１を形成し、次いでウエルイオン注入、チャネルス
トップイオン注入、閾値調整イオン注入を行う。尚、素
子分離領域１１はトレンチ構造を有していてもよいし、
ＬＯＣＯＳ構造とトレンチ構造の組み合わせであっても
よい。その後、シリコン半導体基板１０の表面を例えば
熱酸化することによってゲート絶縁膜２０を形成する。
次に、例えばポリシリコン層２１Ａ、タングステンシリ
サイド層２１Ｂを全面に形成し、リソグラフィ技術及び
ドライエッチング技術に基づきタングステンシリサイド
層２１Ｂ及びポリシリコン層２１Ａをパターニングする
ことによって、ゲート絶縁膜２０上にポリサイド構造を
有するゲート電極２１を形成することができる。
【０００６】［工程−２０］その後、エクステンション
領域１２５を形成するために、露出したシリコン半導体
基板１０にイオン注入を行う（図９の（Ａ）参照）。そ
の後、イオン注入された不純物の活性化、及び、イオン
注入によって発生したシリコン半導体基板１０における
結晶欠陥を回復させるために、第１回目の活性化熱処理
を行う。尚、この第１回目の活性化熱処理を行わない
と、イオン注入によって発生したシリコン半導体基板１
０における結晶欠陥に起因して、後の工程で、例えば化
学的気相成長法（ＣＶＤ法）による薄膜形成時に加わる
７００゜Ｃ程度のプロセス温度において、イオン注入さ
れた不純物が異常拡散（増速拡散）し、不純物濃度プロ
ファイルが大きく変化してしまう虞がある。こうして、
エクステンション領域１２５を得ることができる。
領域１２５を形成するために、露出したシリコン半導体
基板１０にイオン注入を行う（図９の（Ａ）参照）。そ
の後、イオン注入された不純物の活性化、及び、イオン
注入によって発生したシリコン半導体基板１０における
結晶欠陥を回復させるために、第１回目の活性化熱処理
を行う。尚、この第１回目の活性化熱処理を行わない
と、イオン注入によって発生したシリコン半導体基板１
０における結晶欠陥に起因して、後の工程で、例えば化
学的気相成長法（ＣＶＤ法）による薄膜形成時に加わる
７００゜Ｃ程度のプロセス温度において、イオン注入さ
れた不純物が異常拡散（増速拡散）し、不純物濃度プロ
ファイルが大きく変化してしまう虞がある。こうして、
エクステンション領域１２５を得ることができる。
【０００７】［工程−３０］次に、例えばＳｉＯ2から
成る絶縁材料層を全面にＣＶＤ法にて堆積させ、かかる
絶縁材料層をエッチバックすることによって、ゲート電
極２１の側壁にゲートサイドウオール１２２を形成する
（図９の（Ｂ）参照）。
成る絶縁材料層を全面にＣＶＤ法にて堆積させ、かかる
絶縁材料層をエッチバックすることによって、ゲート電
極２１の側壁にゲートサイドウオール１２２を形成する
（図９の（Ｂ）参照）。
【０００８】［工程−４０］その後、ソース／ドレイン
領域を形成するために、露出したシリコン半導体基板１
０にイオン注入を行い（図１０参照）、次いで、イオン
注入された不純物の活性化のために、第２回目の活性化
熱処理を行う。これによって、ソース／ドレイン領域２
３、及び、ソース／ドレイン領域２３に挟まれたチャネ
ル形成領域２４を得ることができる。チャネル形成領域
２４はゲート電極２１の直下に位置する。また、エクス
テンション領域１２５は、各ソース／ドレイン領域２３
とチャネル形成領域２４との間に位置し、各ソース／ド
レイン領域２３から延在している。
領域を形成するために、露出したシリコン半導体基板１
０にイオン注入を行い（図１０参照）、次いで、イオン
注入された不純物の活性化のために、第２回目の活性化
熱処理を行う。これによって、ソース／ドレイン領域２
３、及び、ソース／ドレイン領域２３に挟まれたチャネ
ル形成領域２４を得ることができる。チャネル形成領域
２４はゲート電極２１の直下に位置する。また、エクス
テンション領域１２５は、各ソース／ドレイン領域２３
とチャネル形成領域２４との間に位置し、各ソース／ド
レイン領域２３から延在している。
【０００９】
【発明が解決しようとする課題】このような従来のエク
ステンション領域の形成方法においては、エクステンシ
ョン領域におけるサーマル・バジェット（実効的な熱処
理量）は、ソース／ドレイン領域におけるサーマル・バ
ジェットよりも必ず高くなる。ソース／ドレイン領域が
１回の活性化熱処理しか受けないのに対して、エクステ
ンション領域は２回の活性化熱処理を受けるからであ
る。
ステンション領域の形成方法においては、エクステンシ
ョン領域におけるサーマル・バジェット（実効的な熱処
理量）は、ソース／ドレイン領域におけるサーマル・バ
ジェットよりも必ず高くなる。ソース／ドレイン領域が
１回の活性化熱処理しか受けないのに対して、エクステ
ンション領域は２回の活性化熱処理を受けるからであ
る。
【００１０】従って、エクステンション領域における不
純物濃度プロファイルの精度を、ソース／ドレイン領域
における不純物濃度プロファイルの精度よりも高くする
ためには、エクステンション領域における不純物濃度を
減少させなければならない。しかしながら、エクステン
ション領域における不純物濃度を減少させると、エクス
テンション領域の抵抗が増加し、半導体装置における寄
生抵抗が増大し、その結果、駆動能力が低下してしまう
といった問題が生じる。このような、エクステンション
領域における寄生抵抗と、エクステンション領域におけ
る不純物濃度プロファイルの制御とは、トレードオフの
関係にあり、大きな問題となりつつある。また、エクス
テンション領域の不純物濃度を増加させなければ、寄生
抵抗の増大に起因して駆動能力が低下し、一方、エクス
テンション領域の不純物濃度を増加させ過ぎると、微細
化された半導体装置を短チャネル効果を抑制しつつ製造
するすることが困難となる。
純物濃度プロファイルの精度を、ソース／ドレイン領域
における不純物濃度プロファイルの精度よりも高くする
ためには、エクステンション領域における不純物濃度を
減少させなければならない。しかしながら、エクステン
ション領域における不純物濃度を減少させると、エクス
テンション領域の抵抗が増加し、半導体装置における寄
生抵抗が増大し、その結果、駆動能力が低下してしまう
といった問題が生じる。このような、エクステンション
領域における寄生抵抗と、エクステンション領域におけ
る不純物濃度プロファイルの制御とは、トレードオフの
関係にあり、大きな問題となりつつある。また、エクス
テンション領域の不純物濃度を増加させなければ、寄生
抵抗の増大に起因して駆動能力が低下し、一方、エクス
テンション領域の不純物濃度を増加させ過ぎると、微細
化された半導体装置を短チャネル効果を抑制しつつ製造
するすることが困難となる。
【００１１】特に、エクステンション領域における不純
物濃度プロファイルの横方向への広がりは、ゲート電極
の縁部とソース／ドレイン領域との間の重なり容量（オ
ーバーラップ容量と呼ばれる）を増加させ、半導体装置
の動作速度を大きく低下させてしまう。
物濃度プロファイルの横方向への広がりは、ゲート電極
の縁部とソース／ドレイン領域との間の重なり容量（オ
ーバーラップ容量と呼ばれる）を増加させ、半導体装置
の動作速度を大きく低下させてしまう。
【００１２】以上のような背景から、エクステンション
領域における不純物濃度の最適化、及び不純物濃度プロ
ファイルの高精度の制御は、微細化する半導体装置の製
造において、益々重要な課題となっている。
領域における不純物濃度の最適化、及び不純物濃度プロ
ファイルの高精度の制御は、微細化する半導体装置の製
造において、益々重要な課題となっている。
【００１３】従って、本発明の目的は、チャネル形成領
域と各ソース／ドレイン領域との間に位置するエクステ
ンション領域における不純物濃度の最適化を図り、且
つ、エクステンション領域における不純物濃度プロファ
イルの高精度制御を達成し得る半導体装置の製造方法を
提供することにある。
域と各ソース／ドレイン領域との間に位置するエクステ
ンション領域における不純物濃度の最適化を図り、且
つ、エクステンション領域における不純物濃度プロファ
イルの高精度制御を達成し得る半導体装置の製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体装置の製造方法は、（イ）半導体層
表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上
に形成されたゲート電極、（ロ）ゲート電極直下の半導
体層に形成されたチャネル形成領域、（ハ）チャネル形
成領域を挟むように、半導体層に形成されたソース／ド
レイン領域、並びに、（ニ）各ソース／ドレイン領域と
チャネル形成領域との間に位置する半導体層の領域に形
成され、各ソース／ドレイン領域から延在するエクステ
ンション領域、から構成された半導体装置の製造方法で
あって、（Ａ）半導体層の表面にゲート絶縁膜を形成し
た後、該ゲート絶縁膜上にゲート電極を形成する工程
と、（Ｂ）ソース／ドレイン領域を形成すべき半導体層
の領域に不純物を導入した後、導入された不純物の活性
化熱処理を行い、以て、半導体層にソース／ドレイン領
域を形成する工程と、（Ｃ）少なくともエクステンショ
ン領域を形成すべき半導体層の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行い、以て、半
導体層にエクステンション領域を形成する工程、を具備
することを特徴とする。
めの本発明の半導体装置の製造方法は、（イ）半導体層
表面に形成されたゲート絶縁膜、及び該ゲート絶縁膜上
に形成されたゲート電極、（ロ）ゲート電極直下の半導
体層に形成されたチャネル形成領域、（ハ）チャネル形
成領域を挟むように、半導体層に形成されたソース／ド
レイン領域、並びに、（ニ）各ソース／ドレイン領域と
チャネル形成領域との間に位置する半導体層の領域に形
成され、各ソース／ドレイン領域から延在するエクステ
ンション領域、から構成された半導体装置の製造方法で
あって、（Ａ）半導体層の表面にゲート絶縁膜を形成し
た後、該ゲート絶縁膜上にゲート電極を形成する工程
と、（Ｂ）ソース／ドレイン領域を形成すべき半導体層
の領域に不純物を導入した後、導入された不純物の活性
化熱処理を行い、以て、半導体層にソース／ドレイン領
域を形成する工程と、（Ｃ）少なくともエクステンショ
ン領域を形成すべき半導体層の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行い、以て、半
導体層にエクステンション領域を形成する工程、を具備
することを特徴とする。
【００１５】従来の半導体装置の製造方法においては、
エクステンション領域を形成した後、ソース／ドレイン
領域を形成している。従って、エクステンション領域は
２回の活性化熱処理を受ける。一方、本発明の半導体装
置の製造方法においては、ソース／ドレイン領域を形成
した後、エクステンション領域の形成を行う。従って、
エクステンション領域の受ける活性化熱処理の回数は、
ソース／ドレイン領域の受ける活性化熱処理の回数より
も少ない。それ故、エクステンション領域における不純
物濃度プロファイルを高い精度に保持することができ
る。
エクステンション領域を形成した後、ソース／ドレイン
領域を形成している。従って、エクステンション領域は
２回の活性化熱処理を受ける。一方、本発明の半導体装
置の製造方法においては、ソース／ドレイン領域を形成
した後、エクステンション領域の形成を行う。従って、
エクステンション領域の受ける活性化熱処理の回数は、
ソース／ドレイン領域の受ける活性化熱処理の回数より
も少ない。それ故、エクステンション領域における不純
物濃度プロファイルを高い精度に保持することができ
る。
【００１６】エクステンション領域の不純物濃度は、ソ
ース／ドレイン領域の不純物濃度よりも低い場合もある
し、同等の場合もあるし、高い場合もある。要は、エク
ステンション領域の不純物濃度は、半導体装置に要求さ
れる特性に基づいて決定すればよい。エクステンション
領域の接合深さ（半導体層表面からエクステンション領
域底部までの深さ）は、ソース／ドレイン領域の接合深
さ（半導体層表面からソース／ドレイン領域底部までの
深さ）よりも浅いことが要求される。
ース／ドレイン領域の不純物濃度よりも低い場合もある
し、同等の場合もあるし、高い場合もある。要は、エク
ステンション領域の不純物濃度は、半導体装置に要求さ
れる特性に基づいて決定すればよい。エクステンション
領域の接合深さ（半導体層表面からエクステンション領
域底部までの深さ）は、ソース／ドレイン領域の接合深
さ（半導体層表面からソース／ドレイン領域底部までの
深さ）よりも浅いことが要求される。
【００１７】ゲート電極は、少なくともポリシリコン層
から構成されていればよい。即ち、ゲート電極は、ポリ
シリコン層１層から構成されていてもよいし、ポリシリ
コン層とシリサイド層の２層構造（ポリサイド構造）で
あってもよいし、ポリシリコン層とタングステン等の金
属層の２層構造であってもよい。そして、この場合、工
程（Ｃ）は、ゲート電極を構成するポリシリコン層の側
壁を酸化する工程を含むことが好ましい。このようにポ
リシリコン層の側壁を酸化することによって、ゲート電
極側壁近傍におけるゲート絶縁膜の厚さを厚くすること
ができる結果、ゲート電極の縁部とソース／ドレイン領
域との間の重なり容量の低減を図ることができる。
から構成されていればよい。即ち、ゲート電極は、ポリ
シリコン層１層から構成されていてもよいし、ポリシリ
コン層とシリサイド層の２層構造（ポリサイド構造）で
あってもよいし、ポリシリコン層とタングステン等の金
属層の２層構造であってもよい。そして、この場合、工
程（Ｃ）は、ゲート電極を構成するポリシリコン層の側
壁を酸化する工程を含むことが好ましい。このようにポ
リシリコン層の側壁を酸化することによって、ゲート電
極側壁近傍におけるゲート絶縁膜の厚さを厚くすること
ができる結果、ゲート電極の縁部とソース／ドレイン領
域との間の重なり容量の低減を図ることができる。
【００１８】本発明の半導体装置の製造方法において
は、工程（Ｃ）において、少なくともエクステンション
領域を形成すべき半導体層の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行う工程を１回
のみとしてもよいし、かかる工程を複数回（２回以上）
としてもよい。即ち、前者の場合、エクステンション領
域の形成を１回で行い、後者の場合、ソース／ドレイン
領域側から、複数回（２回以上）のエクステンション領
域の形成を行う。チャネル形成領域により近いエクステ
ンション領域の部分は、不純物濃度プロファイルのより
高い制御が要求されるが、このように複数回のエクステ
ンション領域の形成を行うことによって、エクステンシ
ョン領域における不純物濃度プロファイルを、一層、所
望の且つ高精度の不純物濃度プロファイルとすることが
可能となる。
は、工程（Ｃ）において、少なくともエクステンション
領域を形成すべき半導体層の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行う工程を１回
のみとしてもよいし、かかる工程を複数回（２回以上）
としてもよい。即ち、前者の場合、エクステンション領
域の形成を１回で行い、後者の場合、ソース／ドレイン
領域側から、複数回（２回以上）のエクステンション領
域の形成を行う。チャネル形成領域により近いエクステ
ンション領域の部分は、不純物濃度プロファイルのより
高い制御が要求されるが、このように複数回のエクステ
ンション領域の形成を行うことによって、エクステンシ
ョン領域における不純物濃度プロファイルを、一層、所
望の且つ高精度の不純物濃度プロファイルとすることが
可能となる。
【００１９】本発明の半導体装置の製造方法において、
エクステンション領域の形成を１回で行う場合、工程
（Ａ）と工程（Ｂ）の間で、ゲート電極の側壁にサイド
ウオールを形成し、工程（Ｂ）において、ソース／ドレ
イン領域を形成すべき半導体層の領域に不純物を導入し
た後、導入された不純物の活性化熱処理を行い、工程
（Ｃ）において、該サイドウオールを除去した後、ソー
ス／ドレイン領域、及びエクステンション領域を形成す
べき半導体層の領域に不純物を導入し、次いで、導入さ
れた不純物の活性化熱処理を行うことが好ましい。この
ようにサイドウオールを形成することによって、ソース
／ドレイン領域及びエクステンション領域を自己整合的
に形成することができる。尚、サイドウオールは、例え
ば、ＳｉＯ2、ＳｉＮ、ＳｉＯ2／ＳｉＮの２層構成、ポ
リシリコンから構成すればよい。
エクステンション領域の形成を１回で行う場合、工程
（Ａ）と工程（Ｂ）の間で、ゲート電極の側壁にサイド
ウオールを形成し、工程（Ｂ）において、ソース／ドレ
イン領域を形成すべき半導体層の領域に不純物を導入し
た後、導入された不純物の活性化熱処理を行い、工程
（Ｃ）において、該サイドウオールを除去した後、ソー
ス／ドレイン領域、及びエクステンション領域を形成す
べき半導体層の領域に不純物を導入し、次いで、導入さ
れた不純物の活性化熱処理を行うことが好ましい。この
ようにサイドウオールを形成することによって、ソース
／ドレイン領域及びエクステンション領域を自己整合的
に形成することができる。尚、サイドウオールは、例え
ば、ＳｉＯ2、ＳｉＮ、ＳｉＯ2／ＳｉＮの２層構成、ポ
リシリコンから構成すればよい。
【００２０】あるいは又、本発明の半導体装置の製造方
法において、複数回のエクステンション領域の形成を行
う場合、工程（Ａ）と工程（Ｂ）の間で、ゲート電極の
側壁に多層構造のサイドウオールを形成し、工程（Ｂ）
において、ソース／ドレイン領域を形成すべき半導体層
の領域に不純物を導入した後、導入された不純物の活性
化熱処理を行い、工程（Ｃ）において、多層構造のサイ
ドウオールの内、外側に位置するサイドウオールからサ
イドウオールの除去を行い、ソース／ドレイン領域、及
びエクステンション領域を形成すべき半導体層の領域に
不純物を導入した後、導入された不純物の活性化熱処理
を行い、サイドウオールの除去、不純物の導入及び活性
化熱処理を、多層構造のサイドウオールを構成するサイ
ドウオールが無くなるまで繰り返すことが好ましい。こ
のように多層構造を有するサイドウオールを形成するこ
とによって、ソース／ドレイン領域の形成及び複数回の
エクステンション領域の形成を自己整合的に行うことが
できる。尚、各サイドウオールは、例えば、ＳｉＯ2、
ＳｉＮ、ポリシリコンから構成すればよいが、エッチン
グ選択比の取れる材料の組合せとすることが好ましい。
法において、複数回のエクステンション領域の形成を行
う場合、工程（Ａ）と工程（Ｂ）の間で、ゲート電極の
側壁に多層構造のサイドウオールを形成し、工程（Ｂ）
において、ソース／ドレイン領域を形成すべき半導体層
の領域に不純物を導入した後、導入された不純物の活性
化熱処理を行い、工程（Ｃ）において、多層構造のサイ
ドウオールの内、外側に位置するサイドウオールからサ
イドウオールの除去を行い、ソース／ドレイン領域、及
びエクステンション領域を形成すべき半導体層の領域に
不純物を導入した後、導入された不純物の活性化熱処理
を行い、サイドウオールの除去、不純物の導入及び活性
化熱処理を、多層構造のサイドウオールを構成するサイ
ドウオールが無くなるまで繰り返すことが好ましい。こ
のように多層構造を有するサイドウオールを形成するこ
とによって、ソース／ドレイン領域の形成及び複数回の
エクステンション領域の形成を自己整合的に行うことが
できる。尚、各サイドウオールは、例えば、ＳｉＯ2、
ＳｉＮ、ポリシリコンから構成すればよいが、エッチン
グ選択比の取れる材料の組合せとすることが好ましい。
【００２１】ソース／ドレイン領域における抵抗の低減
のために、工程（Ｃ）の後、少なくともエクステンショ
ン領域を被覆するようにゲート電極の側壁にゲートサイ
ドウオールを形成し、次いで、ソース／ドレイン領域を
シリサイド化することが望ましい。ソース／ドレイン領
域のシリサイド化は、ソース／ドレイン領域の表面領域
のシリサイド化であってもよいし、半導体装置の構造に
依ってはソース／ドレイン領域の厚さ方向の全てをシリ
サイド化してもよい。ソース／ドレイン領域のシリサイ
ド化は、例えば、全面に金属層を形成し、熱処理を行う
ことによって、金属層を構成する原子と半導体層を構成
する原子（例えばＳｉ）とを反応させ、シリサイド層を
形成する。その後、未反応の金属層を除去し、再度、熱
処理を施すことによって、安定したシリサイド層を得る
ことができる。金属層を構成する金属として、コバルト
（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン
（Ｔｉ）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、タ
ングステン（Ｗ）、パラジウム（Ｐｄ）を例示すること
ができる。半導体層表面におけるゲートサイドウオール
の幅は、エクステンション領域の幅と等しいかあるいは
大きくする必要がある。即ち、ゲートサイドウオールに
よってエクステンション領域を確実に被覆する必要があ
り、ゲートサイドウオールは、更に、ソース／ドレイン
領域の一部にまで延びていてもよい。
のために、工程（Ｃ）の後、少なくともエクステンショ
ン領域を被覆するようにゲート電極の側壁にゲートサイ
ドウオールを形成し、次いで、ソース／ドレイン領域を
シリサイド化することが望ましい。ソース／ドレイン領
域のシリサイド化は、ソース／ドレイン領域の表面領域
のシリサイド化であってもよいし、半導体装置の構造に
依ってはソース／ドレイン領域の厚さ方向の全てをシリ
サイド化してもよい。ソース／ドレイン領域のシリサイ
ド化は、例えば、全面に金属層を形成し、熱処理を行う
ことによって、金属層を構成する原子と半導体層を構成
する原子（例えばＳｉ）とを反応させ、シリサイド層を
形成する。その後、未反応の金属層を除去し、再度、熱
処理を施すことによって、安定したシリサイド層を得る
ことができる。金属層を構成する金属として、コバルト
（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン
（Ｔｉ）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、タ
ングステン（Ｗ）、パラジウム（Ｐｄ）を例示すること
ができる。半導体層表面におけるゲートサイドウオール
の幅は、エクステンション領域の幅と等しいかあるいは
大きくする必要がある。即ち、ゲートサイドウオールに
よってエクステンション領域を確実に被覆する必要があ
り、ゲートサイドウオールは、更に、ソース／ドレイン
領域の一部にまで延びていてもよい。
【００２２】半導体層は、例えばシリコン半導体基板そ
れ自体から構成されていてもよいし、支持体表面に形成
された絶縁層上に形成されている、所謂ＳＯＩ（Semico
nductor-On-Insulator）層から構成されていてもよい。
半導体層がシリコン半導体基板それ自体から構成されて
いる場合には、半導体装置は所謂バルク半導体装置とな
るし、ＳＯＩ層から構成されている場合には、半導体装
置は所謂ＳＯＩ型半導体装置となる。半導体層は、Ｓｉ
から構成されていてもよいし、Ｓｉ−Ｇｅ混晶系から構
成されていてもよい。
れ自体から構成されていてもよいし、支持体表面に形成
された絶縁層上に形成されている、所謂ＳＯＩ（Semico
nductor-On-Insulator）層から構成されていてもよい。
半導体層がシリコン半導体基板それ自体から構成されて
いる場合には、半導体装置は所謂バルク半導体装置とな
るし、ＳＯＩ層から構成されている場合には、半導体装
置は所謂ＳＯＩ型半導体装置となる。半導体層は、Ｓｉ
から構成されていてもよいし、Ｓｉ−Ｇｅ混晶系から構
成されていてもよい。
【００２３】ＳＯＩ層の形成方法として、 半導体基板と支持基板とを絶縁層を介して張り合わ
せた後、半導体基板を裏面から研削、研磨することによ
って、支持基板から成る支持体と、絶縁層と、研削、研
磨後の半導体基板から成る半導体層を得る、基板張り合
わせ法 半導体基板上に絶縁層を形成した後、半導体基板に
水素イオンをイオン注入し、剥離層を半導体基板内部に
形成した後、半導体基板と支持基板とを絶縁層を介して
張り合わせ、次いで、熱処理を行うことによって剥離層
から半導体基板を剥離（劈開）し、残された半導体基板
を裏面から研削、研磨することによって、支持基板から
成る支持体と、絶縁層と、研削、研磨後の半導体基板か
ら成る半導体層を得る、スマート・カット法 半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 支持体に相当する半導体基板上に形成された絶縁層
上に気相又は固相で単結晶半導体層を形成することによ
って、半導体基板から成る支持体と、絶縁層と、単結晶
半導体層から成る半導体層を得る方法 陽極酸化によって半導体基板の表面を部分的に多孔
質化して絶縁層を形成することによって、絶縁層の下に
半導体基板の一部から成る支持体を、また、絶縁層の上
に半導体基板の一部から成る半導体層を、それぞれ得る
方法を挙げることができる。
せた後、半導体基板を裏面から研削、研磨することによ
って、支持基板から成る支持体と、絶縁層と、研削、研
磨後の半導体基板から成る半導体層を得る、基板張り合
わせ法 半導体基板上に絶縁層を形成した後、半導体基板に
水素イオンをイオン注入し、剥離層を半導体基板内部に
形成した後、半導体基板と支持基板とを絶縁層を介して
張り合わせ、次いで、熱処理を行うことによって剥離層
から半導体基板を剥離（劈開）し、残された半導体基板
を裏面から研削、研磨することによって、支持基板から
成る支持体と、絶縁層と、研削、研磨後の半導体基板か
ら成る半導体層を得る、スマート・カット法 半導体基板の内部に酸素イオンをイオン注入した
後、熱処理を行うことによって、半導体基板の内部に絶
縁層を形成し、絶縁層の下に半導体基板の一部から成る
支持体を、また、絶縁層の上に半導体基板の一部から成
る半導体層を、それぞれ得るＳＩＭＯＸ（Separation b
y IMplanted OXygen）法 支持体に相当する半導体基板上に形成された絶縁層
上に気相又は固相で単結晶半導体層を形成することによ
って、半導体基板から成る支持体と、絶縁層と、単結晶
半導体層から成る半導体層を得る方法 陽極酸化によって半導体基板の表面を部分的に多孔
質化して絶縁層を形成することによって、絶縁層の下に
半導体基板の一部から成る支持体を、また、絶縁層の上
に半導体基板の一部から成る半導体層を、それぞれ得る
方法を挙げることができる。
【００２４】本発明の半導体装置の製造方法は、ソース
／ドレイン領域の接合深さが物理的なＳＯＩ層の厚さに
よって決定されるＳＯＩ型半導体装置のような半導体装
置の製造に適用したとき、特に効果的である。ＳＯＩ型
半導体装置を製造する場合、活性化熱処理を施したと
き、半導体層における不純物濃度プロファイルの厚さ方
向の変化が少ない分、横方向の不純物濃度プロファイル
の変化が大きくなるが、本発明の半導体装置の製造方法
を適用することによって横方向の不純物濃度プロファイ
ルの制御を精度良く行うことが可能となる。
／ドレイン領域の接合深さが物理的なＳＯＩ層の厚さに
よって決定されるＳＯＩ型半導体装置のような半導体装
置の製造に適用したとき、特に効果的である。ＳＯＩ型
半導体装置を製造する場合、活性化熱処理を施したと
き、半導体層における不純物濃度プロファイルの厚さ方
向の変化が少ない分、横方向の不純物濃度プロファイル
の変化が大きくなるが、本発明の半導体装置の製造方法
を適用することによって横方向の不純物濃度プロファイ
ルの制御を精度良く行うことが可能となる。
【００２５】ゲート絶縁膜は、例えば熱酸化法、熱酸化
法と熱窒化法の組合せによって形成することができ、例
えば、ＳｉＯ2、ＳｉＯ2／ＳｉＮから構成することがで
きる。
法と熱窒化法の組合せによって形成することができ、例
えば、ＳｉＯ2、ＳｉＯ2／ＳｉＮから構成することがで
きる。
【００２６】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２７】（実施の形態１）実施の形態１において
は、半導体層をシリコン半導体基板それ自体から構成す
る。エクステンション領域を１回の工程によって形成す
る。以下、シリコン半導体基板等の模式的な一部断面図
である図１及び図２を参照して、実施の形態１の半導体
装置の製造方法を説明する。
は、半導体層をシリコン半導体基板それ自体から構成す
る。エクステンション領域を１回の工程によって形成す
る。以下、シリコン半導体基板等の模式的な一部断面図
である図１及び図２を参照して、実施の形態１の半導体
装置の製造方法を説明する。
【００２８】［工程−１００］先ず、半導体層に相当す
るシリコン半導体基板１０の表面にゲート絶縁膜を形成
した後、ゲート絶縁膜上にゲート電極を形成する。具体
的には、先ず、シリコン半導体基板１０に公知の方法で
ＬＯＣＯＳ構造を有する素子分離領域１１を形成し、次
いでウエルイオン注入、チャネルストップイオン注入、
閾値調整イオン注入を行う。尚、素子分離領域１１はト
レンチ構造を有していてもよいし、ＬＯＣＯＳ構造とト
レンチ構造の組み合わせであってもよい。その後、シリ
コン半導体基板１０の表面を例えば熱酸化することによ
ってゲート絶縁膜２０を形成する。次に、例えば厚さ７
０ｎｍのポリシリコン層２１Ａ、厚さ７０ｎｍのタング
ステンシリサイド層２１Ｂを公知のＣＶＤ法に基づき全
面に形成し、リソグラフィ技術及びドライエッチング技
術に基づきタングステンシリサイド層２１Ｂ及びポリシ
リコン層２１Ａをパターニングすることによって、ゲー
ト絶縁膜２０上にポリサイド構造を有するゲート電極２
１を形成することができる（図１の（Ａ）参照）。
るシリコン半導体基板１０の表面にゲート絶縁膜を形成
した後、ゲート絶縁膜上にゲート電極を形成する。具体
的には、先ず、シリコン半導体基板１０に公知の方法で
ＬＯＣＯＳ構造を有する素子分離領域１１を形成し、次
いでウエルイオン注入、チャネルストップイオン注入、
閾値調整イオン注入を行う。尚、素子分離領域１１はト
レンチ構造を有していてもよいし、ＬＯＣＯＳ構造とト
レンチ構造の組み合わせであってもよい。その後、シリ
コン半導体基板１０の表面を例えば熱酸化することによ
ってゲート絶縁膜２０を形成する。次に、例えば厚さ７
０ｎｍのポリシリコン層２１Ａ、厚さ７０ｎｍのタング
ステンシリサイド層２１Ｂを公知のＣＶＤ法に基づき全
面に形成し、リソグラフィ技術及びドライエッチング技
術に基づきタングステンシリサイド層２１Ｂ及びポリシ
リコン層２１Ａをパターニングすることによって、ゲー
ト絶縁膜２０上にポリサイド構造を有するゲート電極２
１を形成することができる（図１の（Ａ）参照）。
【００２９】尚、ゲート電極２１の上にオフセット酸化
膜を形成してもよい。即ち、ポリシリコン層、タングス
テンシリサイド層、シリコン酸化膜を公知のＣＶＤ法に
基づき全面に形成し、リソグラフィ技術及びドライエッ
チング技術に基づきシリコン酸化膜、タングステンシリ
サイド層及びポリシリコン層をパターニングすることに
よって、ゲート絶縁膜２０上にゲート電極２１を形成し
てもよい。オフセット酸化膜を形成することによって、
ソース／ドレイン領域形成時にイオン注入を行ったと
き、ゲート電極中に不純物が注入されることを抑制する
ことができる。
膜を形成してもよい。即ち、ポリシリコン層、タングス
テンシリサイド層、シリコン酸化膜を公知のＣＶＤ法に
基づき全面に形成し、リソグラフィ技術及びドライエッ
チング技術に基づきシリコン酸化膜、タングステンシリ
サイド層及びポリシリコン層をパターニングすることに
よって、ゲート絶縁膜２０上にゲート電極２１を形成し
てもよい。オフセット酸化膜を形成することによって、
ソース／ドレイン領域形成時にイオン注入を行ったと
き、ゲート電極中に不純物が注入されることを抑制する
ことができる。
【００３０】［工程−１１０］次に、ゲート電極２１の
側壁にサイドウオール２２を形成する（図１の（Ｂ）参
照）。具体的には、以下の表１に例示する条件のＣＶＤ
法にて全面にＳｉＯ2層を堆積させ、次いで、ＳｉＯ2層
を以下の表２に例示する条件にてエッチバックすればよ
い。
側壁にサイドウオール２２を形成する（図１の（Ｂ）参
照）。具体的には、以下の表１に例示する条件のＣＶＤ
法にて全面にＳｉＯ2層を堆積させ、次いで、ＳｉＯ2層
を以下の表２に例示する条件にてエッチバックすればよ
い。
【００３１】［表１］ 使用ガス：ＳｉＨ4／Ｏ2／Ｎ2＝３０／５４０／２３０
００sccm 圧力 ：大気圧 基板温度：４３０゜Ｃ
００sccm 圧力 ：大気圧 基板温度：４３０゜Ｃ
【００３２】［表２］ 使用ガス ：ＣＨＦ3／ＣＦ4／Ａｒ＝３０／５０／８０
０sccm ＲＦパワー：５００Ｗ 圧力 ：２４０Ｐａ 基板温度 ：０゜Ｃ
０sccm ＲＦパワー：５００Ｗ 圧力 ：２４０Ｐａ 基板温度 ：０゜Ｃ
【００３３】［工程−１２０］その後、ソース／ドレイ
ン領域を形成すべきシリコン半導体基板１０の領域に不
純物を導入した後、導入された不純物の活性化熱処理を
行い、以て、シリコン半導体基板１０にソース／ドレイ
ン領域２３を形成する。例えば、ＣＭＯＳを製造する場
合には、ｐチャネル型半導体装置を形成すべきシリコン
半導体基板１０の領域をレジスト材料（図示せず）で被
覆し、ｎ型不純物であるヒ素（Ａｓ）をシリコン半導体
基板１０にイオン注入する（図２の（Ａ）参照）。次い
で、レジスト材料を除去し、ｎチャネル型半導体装置を
形成すべきシリコン半導体基板１０の領域をレジスト材
料（図示せず）で被覆し、ｐ型不純物であるホウ素
（Ｂ）をシリコン半導体基板１０にイオン注入する。イ
オン注入の条件を、以下の表３に例示する。その後、導
入された不純物の活性化熱処理をＲＴＡ（Rapid Therma
l Annealing）法にて行う。活性化熱処理の条件を、以
下の表４に例示する。
ン領域を形成すべきシリコン半導体基板１０の領域に不
純物を導入した後、導入された不純物の活性化熱処理を
行い、以て、シリコン半導体基板１０にソース／ドレイ
ン領域２３を形成する。例えば、ＣＭＯＳを製造する場
合には、ｐチャネル型半導体装置を形成すべきシリコン
半導体基板１０の領域をレジスト材料（図示せず）で被
覆し、ｎ型不純物であるヒ素（Ａｓ）をシリコン半導体
基板１０にイオン注入する（図２の（Ａ）参照）。次い
で、レジスト材料を除去し、ｎチャネル型半導体装置を
形成すべきシリコン半導体基板１０の領域をレジスト材
料（図示せず）で被覆し、ｐ型不純物であるホウ素
（Ｂ）をシリコン半導体基板１０にイオン注入する。イ
オン注入の条件を、以下の表３に例示する。その後、導
入された不純物の活性化熱処理をＲＴＡ（Rapid Therma
l Annealing）法にて行う。活性化熱処理の条件を、以
下の表４に例示する。
【００３４】［表３］ ｎチャネル型半導体装置 イオン種 ：Ａｓ+ 加速エネルギー：５０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2 ｐチャネル型半導体装置 イオン種 ：ＢＦ2 + 加速エネルギー：２０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2
【００３５】［表４］ 処理温度 ：１０００゜Ｃ 処理時間 ：１０秒 処理雰囲気：Ｎ2ガス雰囲気
【００３６】［工程−１３０］次に、少なくともエクス
テンション領域を形成すべき半導体層の領域に不純物を
導入した後、導入された不純物の活性化熱処理を行い、
以て、半導体層にエクステンション領域２５を形成す
る。具体的には、サイドウオール２２をフッ酸系水溶液
に浸漬することによって、サイドウオール２２を除去す
る（図２の（Ｂ）参照）。その後、チャネリング防止の
ため、シリコン半導体基板１０の表面に、乾式酸化法に
て厚さ４ｎｍ程度のシリコン酸化膜（図３の拡大図にの
み示す）を形成することが望ましい。このとき、同時
に、ゲート電極２１を構成するポリシリコン層２１Ａの
側壁も酸化される。尚、ポリシリコン層２１Ａの側壁が
酸化された状態を図３の拡大図にのみ示す。このよう
に、ゲート電極２１の側壁近傍におけるゲート絶縁膜２
０の厚さを厚くすることができる結果、ゲート電極２１
の縁部とソース／ドレイン領域２３との間の重なり容量
の低減を図ることができる。
テンション領域を形成すべき半導体層の領域に不純物を
導入した後、導入された不純物の活性化熱処理を行い、
以て、半導体層にエクステンション領域２５を形成す
る。具体的には、サイドウオール２２をフッ酸系水溶液
に浸漬することによって、サイドウオール２２を除去す
る（図２の（Ｂ）参照）。その後、チャネリング防止の
ため、シリコン半導体基板１０の表面に、乾式酸化法に
て厚さ４ｎｍ程度のシリコン酸化膜（図３の拡大図にの
み示す）を形成することが望ましい。このとき、同時
に、ゲート電極２１を構成するポリシリコン層２１Ａの
側壁も酸化される。尚、ポリシリコン層２１Ａの側壁が
酸化された状態を図３の拡大図にのみ示す。このよう
に、ゲート電極２１の側壁近傍におけるゲート絶縁膜２
０の厚さを厚くすることができる結果、ゲート電極２１
の縁部とソース／ドレイン領域２３との間の重なり容量
の低減を図ることができる。
【００３７】その後、少なくともエクステンション領域
を形成すべき半導体層の領域（実施の形態１において
は、ソース／ドレイン領域２３、及びエクステンション
領域２５を形成すべき半導体層の領域）にイオン注入法
にて不純物を導入する。例えば、ＣＭＯＳを製造する場
合には、ｐチャネル型半導体装置を形成すべきシリコン
半導体基板１０の領域をレジスト材料（図示せず）で被
覆し、ｎ型不純物であるヒ素（Ａｓ）をシリコン半導体
基板１０にイオン注入する（図２の（Ｃ）参照）。次い
で、レジスト材料を除去し、ｎチャネル型半導体装置を
形成すべきシリコン半導体基板１０の領域をレジスト材
料（図示せず）で被覆し、ｐ型不純物であるホウ素
（Ｂ）をシリコン半導体基板１０にイオン注入する。イ
オン注入の条件を、以下の表５に例示する。その後、導
入された不純物の活性化熱処理をＲＴＡ法にて行う。活
性化熱処理の条件を、以下の表６に例示する。
を形成すべき半導体層の領域（実施の形態１において
は、ソース／ドレイン領域２３、及びエクステンション
領域２５を形成すべき半導体層の領域）にイオン注入法
にて不純物を導入する。例えば、ＣＭＯＳを製造する場
合には、ｐチャネル型半導体装置を形成すべきシリコン
半導体基板１０の領域をレジスト材料（図示せず）で被
覆し、ｎ型不純物であるヒ素（Ａｓ）をシリコン半導体
基板１０にイオン注入する（図２の（Ｃ）参照）。次い
で、レジスト材料を除去し、ｎチャネル型半導体装置を
形成すべきシリコン半導体基板１０の領域をレジスト材
料（図示せず）で被覆し、ｐ型不純物であるホウ素
（Ｂ）をシリコン半導体基板１０にイオン注入する。イ
オン注入の条件を、以下の表５に例示する。その後、導
入された不純物の活性化熱処理をＲＴＡ法にて行う。活
性化熱処理の条件を、以下の表６に例示する。
【００３８】［表５］ ｎチャネル型半導体装置 イオン種 ：Ａｓ+ 加速エネルギー：５ｋｅＶ ドーズ量 ：６×１０14／ｃｍ2 ｐチャネル型半導体装置 イオン種 ：ＢＦ2 + 加速エネルギー：５ｋｅＶ ドーズ量 ：２×１０14／ｃｍ2
【００３９】［表６］ 処理温度 ：９５０゜Ｃ 処理時間 ：１０秒 処理雰囲気：Ｎ2ガス雰囲気
【００４０】［工程−１４０］その後、公知の方法に基
づき、全面に層間絶縁層を形成し、ソース／ドレイン領
域２３の上方の層間絶縁層に開口部を形成し、開口部内
を含む層間絶縁層上に配線材料層を形成し、配線材料層
をパターニングすることによって配線を形成すれば、半
導体装置が完成する。
づき、全面に層間絶縁層を形成し、ソース／ドレイン領
域２３の上方の層間絶縁層に開口部を形成し、開口部内
を含む層間絶縁層上に配線材料層を形成し、配線材料層
をパターニングすることによって配線を形成すれば、半
導体装置が完成する。
【００４１】こうして、半導体層（実施の形態１におい
てはシリコン半導体基板１０）の表面に形成されたゲー
ト絶縁膜２０、及びゲート絶縁膜２０上に形成されたゲ
ート電極２１、ゲート電極２１の直下の半導体層（シリ
コン半導体基板１０が相当する）に形成されたチャネル
形成領域２４、チャネル形成領域２４を挟むように、半
導体層（シリコン半導体基板１０が相当する）に形成さ
れたソース／ドレイン領域２３、並びに、各ソース／ド
レイン領域２３とチャネル形成領域２４との間に位置す
る半導体層（シリコン半導体基板１０は相当する）の領
域に形成され、各ソース／ドレイン領域２３から延在す
るエクステンション領域２５から構成された半導体装置
を得ることができる。尚、ソース／ドレイン領域２３の
不純物濃度は、おおよそ３×１０20／ｃｍ3であり、エ
クステンション領域２５の不純物濃度は、ｎチャネルＭ
ＯＳ型半導体装置の場合、おおよそ１×１０20／ｃ
ｍ3、ｐチャネルＭＯＳ型半導体装置の場合、おおよそ
３×１０19／ｃｍ3である。実施の形態１にて製造され
た半導体装置においては、ゲート電極の側壁にサイドウ
オールが存在しない。従って、ゲート電極の縁部とソー
ス／ドレイン領域２３との間のフリンジング容量の低減
を図ることができる。
てはシリコン半導体基板１０）の表面に形成されたゲー
ト絶縁膜２０、及びゲート絶縁膜２０上に形成されたゲ
ート電極２１、ゲート電極２１の直下の半導体層（シリ
コン半導体基板１０が相当する）に形成されたチャネル
形成領域２４、チャネル形成領域２４を挟むように、半
導体層（シリコン半導体基板１０が相当する）に形成さ
れたソース／ドレイン領域２３、並びに、各ソース／ド
レイン領域２３とチャネル形成領域２４との間に位置す
る半導体層（シリコン半導体基板１０は相当する）の領
域に形成され、各ソース／ドレイン領域２３から延在す
るエクステンション領域２５から構成された半導体装置
を得ることができる。尚、ソース／ドレイン領域２３の
不純物濃度は、おおよそ３×１０20／ｃｍ3であり、エ
クステンション領域２５の不純物濃度は、ｎチャネルＭ
ＯＳ型半導体装置の場合、おおよそ１×１０20／ｃ
ｍ3、ｐチャネルＭＯＳ型半導体装置の場合、おおよそ
３×１０19／ｃｍ3である。実施の形態１にて製造され
た半導体装置においては、ゲート電極の側壁にサイドウ
オールが存在しない。従って、ゲート電極の縁部とソー
ス／ドレイン領域２３との間のフリンジング容量の低減
を図ることができる。
【００４２】（実施の形態２）実施の形態２は実施の形
態１の変形であり、［工程−１３０］と［工程−１４
０］の間で、少なくともエクステンション領域２５を被
覆するように、ゲート電極２１の側壁にゲートサイドウ
オール３０を形成し、次いで、ソース／ドレイン領域２
３の表面をシリサイド化する。以下、実施の形態１と相
違する点を中心に、実施の形態２の半導体装置の製造方
法を図４を参照して説明する。
態１の変形であり、［工程−１３０］と［工程−１４
０］の間で、少なくともエクステンション領域２５を被
覆するように、ゲート電極２１の側壁にゲートサイドウ
オール３０を形成し、次いで、ソース／ドレイン領域２
３の表面をシリサイド化する。以下、実施の形態１と相
違する点を中心に、実施の形態２の半導体装置の製造方
法を図４を参照して説明する。
【００４３】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体層に相当するシ
リコン半導体基板１０の表面にゲート絶縁膜２０を形成
した後、ゲート絶縁膜２０上にゲート電極２１を形成す
る。実施の形態２においては、実施の形態１と異なり、
ポリシリコン層のみからゲート電極２１を構成する。
［工程−１００］と同様にして、半導体層に相当するシ
リコン半導体基板１０の表面にゲート絶縁膜２０を形成
した後、ゲート絶縁膜２０上にゲート電極２１を形成す
る。実施の形態２においては、実施の形態１と異なり、
ポリシリコン層のみからゲート電極２１を構成する。
【００４４】［工程−２１０］次に、実施の形態１の
［工程−１１０］、［工程−１２０］、［工程−１３
０］を実行する。こうして、図４の（Ａ）に示す構造を
得ることができる。
［工程−１１０］、［工程−１２０］、［工程−１３
０］を実行する。こうして、図４の（Ａ）に示す構造を
得ることができる。
【００４５】［工程−２２０］その後、エクステンショ
ン領域２５を被覆するように、ゲート電極２１の側壁に
ゲートサイドウオール３０を形成する（図４の（Ｂ）参
照）。具体的には、表１に例示した条件のＣＶＤ法にて
全面にＳｉＯ2層を堆積させ、次いで、ＳｉＯ2層を表２
に例示した条件にてエッチバックすればよい。
ン領域２５を被覆するように、ゲート電極２１の側壁に
ゲートサイドウオール３０を形成する（図４の（Ｂ）参
照）。具体的には、表１に例示した条件のＣＶＤ法にて
全面にＳｉＯ2層を堆積させ、次いで、ＳｉＯ2層を表２
に例示した条件にてエッチバックすればよい。
【００４６】［工程−２３０］次に、ソース／ドレイン
領域２３の表面にコバルトシリサイド（ＣｏＳｉ2）層
３１を形成する（図４の（Ｃ）参照）。具体的には、以
下の表７に条件を例示するスパッタ法にてコバルト層を
全面に堆積させる。次いで、以下の表８に条件を例示す
るＲＴＡ法に基づく熱処理によって、ソース／ドレイン
領域２３を構成する半導体層（具体的には、シリコン半
導体基板１０）のシリコン原子とコバルト原子とを反応
させて、ソース／ドレイン領域２３の表面にコバルトシ
リサイド層３１を形成する。シリサイド化においては、
コバルト原子が主にシリコン半導体基板１０内に移動す
る。尚、ポリシリコンから成るゲート電極２１の頂面に
もコバルトシリサイド層３１が形成される。ゲートサイ
ドウオール３０や素子分離領域１１上のコバルト層は未
反応であり、そのまま残る。次いで、硫酸と過酸化水素
水と純水の混合溶液中で未反応のコバルト層を除去し、
再度、以下の表９に条件を例示するＲＴＡ法に基づく熱
処理によって、コバルトシリサイド層３１を低抵抗化す
る。
領域２３の表面にコバルトシリサイド（ＣｏＳｉ2）層
３１を形成する（図４の（Ｃ）参照）。具体的には、以
下の表７に条件を例示するスパッタ法にてコバルト層を
全面に堆積させる。次いで、以下の表８に条件を例示す
るＲＴＡ法に基づく熱処理によって、ソース／ドレイン
領域２３を構成する半導体層（具体的には、シリコン半
導体基板１０）のシリコン原子とコバルト原子とを反応
させて、ソース／ドレイン領域２３の表面にコバルトシ
リサイド層３１を形成する。シリサイド化においては、
コバルト原子が主にシリコン半導体基板１０内に移動す
る。尚、ポリシリコンから成るゲート電極２１の頂面に
もコバルトシリサイド層３１が形成される。ゲートサイ
ドウオール３０や素子分離領域１１上のコバルト層は未
反応であり、そのまま残る。次いで、硫酸と過酸化水素
水と純水の混合溶液中で未反応のコバルト層を除去し、
再度、以下の表９に条件を例示するＲＴＡ法に基づく熱
処理によって、コバルトシリサイド層３１を低抵抗化す
る。
【００４７】［表７］ ターゲット ：コバルト（Ｃｏ） プロセスガス：Ａｒ＝１００sccm 圧力 ：０．４Ｐａ ＤＣパワー ：０．８ｋＷ 基板加熱温度：４５０゜Ｃ
【００４８】 ［表８］ 雰囲気 ：Ｎ2１００％雰囲気、又は、Ｎ2／Ａｒ雰囲気 圧力 ：大気圧 基板加熱温度：５５０゜Ｃ 加熱時間 ：３０秒
【００４９】 ［表９］ 雰囲気 ：Ｎ2１００％雰囲気、又は、Ｎ2／Ａｒ雰囲気 圧力 ：大気圧 基板加熱温度：７００゜Ｃ 加熱時間 ：３０秒
【００５０】［工程−２４０］以降、実施の形態１の
［工程−１４０］を実行することで、半導体装置を完成
させる。
［工程−１４０］を実行することで、半導体装置を完成
させる。
【００５１】（実施の形態３）実施の形態３も実施の形
態１の変形である。実施の形態３が実施の形態１と異な
る点は、ソース／ドレイン領域側から、複数回のエクス
テンション領域の形成を行う点にある。以下、シリコン
半導体基板等の模式的な一部断面図である図５〜図７を
参照して、実施の形態３の半導体装置の製造方法を説明
する。
態１の変形である。実施の形態３が実施の形態１と異な
る点は、ソース／ドレイン領域側から、複数回のエクス
テンション領域の形成を行う点にある。以下、シリコン
半導体基板等の模式的な一部断面図である図５〜図７を
参照して、実施の形態３の半導体装置の製造方法を説明
する。
【００５２】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様にして、半導体層に相当するシ
リコン半導体基板１０の表面にゲート絶縁膜２０を形成
した後、ゲート絶縁膜２０上にゲート電極２１を形成す
る。
［工程−１００］と同様にして、半導体層に相当するシ
リコン半導体基板１０の表面にゲート絶縁膜２０を形成
した後、ゲート絶縁膜２０上にゲート電極２１を形成す
る。
【００５３】［工程−３１０］次に、ゲート電極２１の
側壁に多層構造のサイドウオール２２を形成する。その
ために、先ず、ＴＥＯＳ−ＣＶＤ法にて厚さ約１０ｎｍ
のＳｉＯ2膜（図示せず）を全面に堆積させる。次に、
以下の表１０に例示するＣＶＤ条件にて全面に厚さ５０
ｎｍのポリシリコン層を堆積させ、以下の表１１に例示
する条件にてポリシリコン層のエッチバックを行い、第
１のサイドウオール２２Ａを形成する。その後、表１に
例示したＣＶＤ条件にて全面に厚さ５０ｎｍのＳｉＯ2
層を堆積させ、表２に例示した条件にてＳｉＯ2層のエ
ッチバックを行い、第２のサイドウオール２２Ｂを形成
する。こうして、図５の（Ａ）に示す構造を得ることが
できる。尚、第１のサイドウオール２２Ａを構成する材
料をＳｉＯ2とし、第２のサイドウオール２２Ｂを構成
する材料をポリシリコンとしてもよい。要は、第１のサ
イドウオール２２Ａを構成する材料と、第２のサイドウ
オール２２Ｂを構成する材料との間に十分なエッチング
選択比がとれるような材料の組合せであればよい。
側壁に多層構造のサイドウオール２２を形成する。その
ために、先ず、ＴＥＯＳ−ＣＶＤ法にて厚さ約１０ｎｍ
のＳｉＯ2膜（図示せず）を全面に堆積させる。次に、
以下の表１０に例示するＣＶＤ条件にて全面に厚さ５０
ｎｍのポリシリコン層を堆積させ、以下の表１１に例示
する条件にてポリシリコン層のエッチバックを行い、第
１のサイドウオール２２Ａを形成する。その後、表１に
例示したＣＶＤ条件にて全面に厚さ５０ｎｍのＳｉＯ2
層を堆積させ、表２に例示した条件にてＳｉＯ2層のエ
ッチバックを行い、第２のサイドウオール２２Ｂを形成
する。こうして、図５の（Ａ）に示す構造を得ることが
できる。尚、第１のサイドウオール２２Ａを構成する材
料をＳｉＯ2とし、第２のサイドウオール２２Ｂを構成
する材料をポリシリコンとしてもよい。要は、第１のサ
イドウオール２２Ａを構成する材料と、第２のサイドウ
オール２２Ｂを構成する材料との間に十分なエッチング
選択比がとれるような材料の組合せであればよい。
【００５４】［表１０］ 使用ガス：ＳｉＨ4／Ｎ2＝３００／２０００sccm 圧力 ：６０Ｐａ 基板温度：６１０゜Ｃ
【００５５】［表１１］ 使用ガス ：Ｃｌ2／ＨＢｒ＝４０／１００sccm ＲＦパワー：７０Ｗ 圧力 ：１Ｐａ 基板温度 ：０゜Ｃ
【００５６】［工程−３２０］その後、実施の形態１の
［工程−１２０］と同様にして、ソース／ドレイン領域
を形成すべきシリコン半導体基板１０の領域に不純物を
導入した後、導入された不純物の活性化熱処理を行い、
以て、シリコン半導体基板１０にソース／ドレイン領域
２３を形成する（図５の（Ｂ）参照）。
［工程−１２０］と同様にして、ソース／ドレイン領域
を形成すべきシリコン半導体基板１０の領域に不純物を
導入した後、導入された不純物の活性化熱処理を行い、
以て、シリコン半導体基板１０にソース／ドレイン領域
２３を形成する（図５の（Ｂ）参照）。
【００５７】［工程−３３０］次に、多層構造のサイド
ウオールの内、外側に位置するサイドウオールからサイ
ドウオールの除去を行い、ソース／ドレイン領域、及び
エクステンション領域を形成すべき半導体層の領域に不
純物を導入した後、導入された不純物の活性化熱処理を
行い、サイドウオールの除去、不純物の導入及び活性化
熱処理を、多層構造のサイドウオールを構成するサイド
ウオールが無くなるまで繰り返す。
ウオールの内、外側に位置するサイドウオールからサイ
ドウオールの除去を行い、ソース／ドレイン領域、及び
エクステンション領域を形成すべき半導体層の領域に不
純物を導入した後、導入された不純物の活性化熱処理を
行い、サイドウオールの除去、不純物の導入及び活性化
熱処理を、多層構造のサイドウオールを構成するサイド
ウオールが無くなるまで繰り返す。
【００５８】具体的には、先ず、ＳｉＯ2から成る第２
のサイドウオール２２Ｂをフッ酸系水溶液に浸漬するこ
とによって、第２のサイドウオール２２Ｂを除去する
（図６の（Ａ）参照）。その後、チャネリング防止のた
め、シリコン半導体基板１０の表面に、乾式酸化法にて
厚さ４ｎｍ程度のシリコン酸化膜（図示せず）を形成す
ることが望ましい。そして、少なくともエクステンショ
ン領域を形成すべき半導体層の領域（実施の形態１にお
いては、ソース／ドレイン領域２３、及び第１のエクス
テンション領域２５Ａを形成すべき半導体層の領域）に
イオン注入法にて不純物を導入する。例えば、ＣＭＯＳ
を製造する場合には、ｐチャネル型半導体装置を形成す
べきシリコン半導体基板１０の領域をレジスト材料（図
示せず）で被覆し、ｎ型不純物であるヒ素（Ａｓ）をシ
リコン半導体基板１０にイオン注入する（図６の（Ｂ）
参照）。次いで、レジスト材料を除去し、ｎチャネル型
半導体装置を形成すべきシリコン半導体基板１０の領域
をレジスト材料（図示せず）で被覆し、ｐ型不純物であ
るホウ素（Ｂ）をシリコン半導体基板１０にイオン注入
する。イオン注入の条件を、以下の表１２に例示する。
その後、導入された不純物の活性化熱処理をＲＴＡ法に
て行う。活性化熱処理の条件を、以下の表１３に例示す
る。
のサイドウオール２２Ｂをフッ酸系水溶液に浸漬するこ
とによって、第２のサイドウオール２２Ｂを除去する
（図６の（Ａ）参照）。その後、チャネリング防止のた
め、シリコン半導体基板１０の表面に、乾式酸化法にて
厚さ４ｎｍ程度のシリコン酸化膜（図示せず）を形成す
ることが望ましい。そして、少なくともエクステンショ
ン領域を形成すべき半導体層の領域（実施の形態１にお
いては、ソース／ドレイン領域２３、及び第１のエクス
テンション領域２５Ａを形成すべき半導体層の領域）に
イオン注入法にて不純物を導入する。例えば、ＣＭＯＳ
を製造する場合には、ｐチャネル型半導体装置を形成す
べきシリコン半導体基板１０の領域をレジスト材料（図
示せず）で被覆し、ｎ型不純物であるヒ素（Ａｓ）をシ
リコン半導体基板１０にイオン注入する（図６の（Ｂ）
参照）。次いで、レジスト材料を除去し、ｎチャネル型
半導体装置を形成すべきシリコン半導体基板１０の領域
をレジスト材料（図示せず）で被覆し、ｐ型不純物であ
るホウ素（Ｂ）をシリコン半導体基板１０にイオン注入
する。イオン注入の条件を、以下の表１２に例示する。
その後、導入された不純物の活性化熱処理をＲＴＡ法に
て行う。活性化熱処理の条件を、以下の表１３に例示す
る。
【００５９】［表１２］ ｎチャネル型半導体装置 イオン種 ：Ａｓ+ 加速エネルギー：１０ｋｅＶ ドーズ量 ：１×１０15／ｃｍ2 ｐチャネル型半導体装置 イオン種 ：ＢＦ2 + 加速エネルギー：１０ｋｅＶ ドーズ量 ：６×１０14／ｃｍ2
【００６０】［表１３］ 処理温度 ：１０００゜Ｃ 処理時間 ：１０秒 処理雰囲気：Ｎ2ガス雰囲気
【００６１】次いで、シリコン半導体基板１０の表面に
形成したシリコン酸化膜をフッ酸系水溶液にて除去した
後、第１のサイドウオール２２Ａを等方性のプラズマエ
ッチング法にて除去する（図７の（Ａ）参照）。そし
て、再び、チャネリング防止のため、シリコン半導体基
板１０の表面に、乾式酸化法にて厚さ４ｎｍ程度のシリ
コン酸化膜（図示せず）を形成することが望ましい。そ
の後、少なくともエクステンション領域を形成すべき半
導体層の領域（実施の形態１においては、ソース／ドレ
イン領域２３、第１のエクステンション領域２５Ａ、及
び第２のエクステンション領域２５Ｂを形成すべき半導
体層の領域）にイオン注入法にて不純物を導入する（図
７の（Ｂ）参照）。例えば、ＣＭＯＳを製造する場合に
は、上述と同様とすればよい。イオン注入の条件を、以
下の表１４に例示する。その後、導入された不純物の活
性化熱処理をＲＴＡ法にて行う。活性化熱処理の条件
を、以下の表１５に例示する。
形成したシリコン酸化膜をフッ酸系水溶液にて除去した
後、第１のサイドウオール２２Ａを等方性のプラズマエ
ッチング法にて除去する（図７の（Ａ）参照）。そし
て、再び、チャネリング防止のため、シリコン半導体基
板１０の表面に、乾式酸化法にて厚さ４ｎｍ程度のシリ
コン酸化膜（図示せず）を形成することが望ましい。そ
の後、少なくともエクステンション領域を形成すべき半
導体層の領域（実施の形態１においては、ソース／ドレ
イン領域２３、第１のエクステンション領域２５Ａ、及
び第２のエクステンション領域２５Ｂを形成すべき半導
体層の領域）にイオン注入法にて不純物を導入する（図
７の（Ｂ）参照）。例えば、ＣＭＯＳを製造する場合に
は、上述と同様とすればよい。イオン注入の条件を、以
下の表１４に例示する。その後、導入された不純物の活
性化熱処理をＲＴＡ法にて行う。活性化熱処理の条件
を、以下の表１５に例示する。
【００６２】［表１４］ ｎチャネル型半導体装置 イオン種 ：Ａｓ+ 加速エネルギー：５ｋｅＶ ドーズ量 ：５×１０14／ｃｍ2 ｐチャネル型半導体装置 イオン種 ：ＢＦ2 + 加速エネルギー：５ｋｅＶ ドーズ量 ：３×１０14／ｃｍ2
【００６３】［表１５］ 処理温度 ：９５０゜Ｃ 処理時間 ：１０秒 処理雰囲気：Ｎ2ガス雰囲気
【００６４】［工程−３４０］以降、実施の形態１の
［工程−１４０］を実行することで、半導体装置を完成
させる。
［工程−１４０］を実行することで、半導体装置を完成
させる。
【００６５】こうして得られた半導体装置においては、
ソース／ドレイン領域２３の不純物濃度は、おおよそ３
×１０20／ｃｍ3であり、第１のエクステンション領域
２５Ａの不純物濃度は、ｎチャネルＭＯＳ型半導体装置
の場合、おおよそ１．３×１０20／ｃｍ3、ｐチャネル
ＭＯＳ型半導体装置の場合、おおよそ８×１０19／ｃｍ
3であり、第２のエクステンション領域２５Ｂの不純物
濃度は、ｎチャネルＭＯＳ型半導体装置の場合、おおよ
そ８×１０19／ｃｍ3、ｐチャネルＭＯＳ型半導体装置
の場合、おおよそ５×１０19／ｃｍ3である。
ソース／ドレイン領域２３の不純物濃度は、おおよそ３
×１０20／ｃｍ3であり、第１のエクステンション領域
２５Ａの不純物濃度は、ｎチャネルＭＯＳ型半導体装置
の場合、おおよそ１．３×１０20／ｃｍ3、ｐチャネル
ＭＯＳ型半導体装置の場合、おおよそ８×１０19／ｃｍ
3であり、第２のエクステンション領域２５Ｂの不純物
濃度は、ｎチャネルＭＯＳ型半導体装置の場合、おおよ
そ８×１０19／ｃｍ3、ｐチャネルＭＯＳ型半導体装置
の場合、おおよそ５×１０19／ｃｍ3である。
【００６６】尚、実施の形態３においても、実施の形態
２と同様にポリシリコン層からゲート電極２１を構成
し、実施の形態２と同様に、ソース／ドレイン領域２３
をシリサイド化してもよい。
２と同様にポリシリコン層からゲート電極２１を構成
し、実施の形態２と同様に、ソース／ドレイン領域２３
をシリサイド化してもよい。
【００６７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。実施の形態における各種の条件、使用した材料、半
導体装置の構造は例示であり、適宜変更することができ
る。実施の形態３においては、２層構造のサイドウオー
ルとしたが、３層以上の構造を有するサイドウオールと
してもよく、Ｎ層の多層構造を有するサイドウオールと
した場合、第１、第２・・・第Ｎのエクステンション領
域が形成される。
き説明したが、本発明はこれらに限定されるものではな
い。実施の形態における各種の条件、使用した材料、半
導体装置の構造は例示であり、適宜変更することができ
る。実施の形態３においては、２層構造のサイドウオー
ルとしたが、３層以上の構造を有するサイドウオールと
してもよく、Ｎ層の多層構造を有するサイドウオールと
した場合、第１、第２・・・第Ｎのエクステンション領
域が形成される。
【００６８】所謂ＬＤＤ構造を形成する場合には、少な
くともエクステンション領域を形成すべき半導体層の領
域（例えば、ソース／ドレイン領域２３、及びエクステ
ンション領域２５を形成すべき半導体層の領域）に、以
下の表１６に例示するイオン注入法にて不純物を導入す
ればよい。その後、導入された不純物の活性化熱処理を
ＲＴＡ法にて行う。活性化熱処理の条件を、以下の表１
７に例示する。このような条件によって、エクステンシ
ョン領域２５の不純物濃度は、ｎチャネルＭＯＳ型半導
体装置の場合、おおよそ１×１０18／ｃｍ3、ｐチャネ
ルＭＯＳ型半導体装置の場合、おおよそ２×１０18／ｃ
ｍ3である。
くともエクステンション領域を形成すべき半導体層の領
域（例えば、ソース／ドレイン領域２３、及びエクステ
ンション領域２５を形成すべき半導体層の領域）に、以
下の表１６に例示するイオン注入法にて不純物を導入す
ればよい。その後、導入された不純物の活性化熱処理を
ＲＴＡ法にて行う。活性化熱処理の条件を、以下の表１
７に例示する。このような条件によって、エクステンシ
ョン領域２５の不純物濃度は、ｎチャネルＭＯＳ型半導
体装置の場合、おおよそ１×１０18／ｃｍ3、ｐチャネ
ルＭＯＳ型半導体装置の場合、おおよそ２×１０18／ｃ
ｍ3である。
【００６９】［表１６］ ｎチャネル型半導体装置 イオン種 ：Ａｓ+ 加速エネルギー：１０ｋｅＶ ドーズ量 ：８×１０12／ｃｍ2 ｐチャネル型半導体装置 イオン種 ：ＢＦ2 + 加速エネルギー：１０ｋｅＶ ドーズ量 ：１．６×１０13／ｃｍ2
【００７０】［表１７］ 処理温度 ：１０００゜Ｃ 処理時間 ：１０秒 処理雰囲気：Ｎ2ガス雰囲気
【００７１】所謂ＳＯＩ型半導体装置の製造に本発明の
製造方法を適用することができる。得られたＳＯＩ型半
導体装置の模式的な一部断面図を図８に示す。このＳＯ
Ｉ型半導体装置は、支持基板４０から成る支持体表面に
形成された絶縁層４１上に形成された半導体層４２に形
成されている。これらの点を除き、半導体装置の実質的
な構造は、実施の形態１にて説明した半導体装置と同様
の構造とすることができるので、詳細な説明は省略す
る。尚、実施の形態２あるいは実施の形態３にて説明し
た半導体装置の製造方法を適用してＳＯＩ型半導体装置
を製造することもできる。尚、ＳＯＩ型半導体装置の製
造時、ソース／ドレイン領域をシリサイド化するための
金属層を構成する金属として、コバルト（Ｃｏ）、ニッ
ケル（Ｎｉ）、白金（Ｐｔ）を用いることが望ましい。
これらの金属層を用いることによって、シリサイド化に
あたり、これらの金属層を構成する金属原子が主に半導
体層内に移動するからである。シリサイド化にあたり、
半導体層が薄い場合（１０-5ｍオーダーの厚さの場
合）、半導体層を構成する原子が主に金属層内に移動す
ると、半導体層にボイドが発生する場合がある。
製造方法を適用することができる。得られたＳＯＩ型半
導体装置の模式的な一部断面図を図８に示す。このＳＯ
Ｉ型半導体装置は、支持基板４０から成る支持体表面に
形成された絶縁層４１上に形成された半導体層４２に形
成されている。これらの点を除き、半導体装置の実質的
な構造は、実施の形態１にて説明した半導体装置と同様
の構造とすることができるので、詳細な説明は省略す
る。尚、実施の形態２あるいは実施の形態３にて説明し
た半導体装置の製造方法を適用してＳＯＩ型半導体装置
を製造することもできる。尚、ＳＯＩ型半導体装置の製
造時、ソース／ドレイン領域をシリサイド化するための
金属層を構成する金属として、コバルト（Ｃｏ）、ニッ
ケル（Ｎｉ）、白金（Ｐｔ）を用いることが望ましい。
これらの金属層を用いることによって、シリサイド化に
あたり、これらの金属層を構成する金属原子が主に半導
体層内に移動するからである。シリサイド化にあたり、
半導体層が薄い場合（１０-5ｍオーダーの厚さの場
合）、半導体層を構成する原子が主に金属層内に移動す
ると、半導体層にボイドが発生する場合がある。
【００７２】尚、ＳＯＩ型半導体装置における素子分離
領域１１は、以下の方法で形成することができる。 （ａ）半導体層上にパッド酸化膜及びシリコン窒化膜を
形成し、シリコン窒化膜及びパッド酸化膜をパターニン
グすることによって、素子分離領域形成用のマスクを形
成し、かかる素子分離領域形成用のマスクを用いて半導
体層を熱酸化することで素子分離領域を形成する、所謂
ＬＯＣＯＳ法 （ｂ）半導体層をパターニングすることによってトレン
チを半導体層に形成した後、トレンチ内を絶縁材料で埋
め込む、所謂ＳＴＩ（Shallow Trench Isolation）法 （ｃ）上記のあるいはの方法に基づき基板を準備す
る場合、予め、半導体基板にトレンチを形成し、かかる
トレンチ内を絶縁層で埋め込み、次いで、全面に層間膜
（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリコン膜の積
層構造を有する膜）を形成した後、かかる半導体基板と
支持基板とをこの層間膜を介して張り合わせ、半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、半導体基板から成る半導体
層を得る、基板張り合わせ法とＳＴＩ法とを組み合わせ
た方法 （ｄ）絶縁層上の半導体層を除去することによって絶縁
層を露出させることで、素子分離領域を形成するメサ
（Mesa）型素子分離領域形成法
領域１１は、以下の方法で形成することができる。 （ａ）半導体層上にパッド酸化膜及びシリコン窒化膜を
形成し、シリコン窒化膜及びパッド酸化膜をパターニン
グすることによって、素子分離領域形成用のマスクを形
成し、かかる素子分離領域形成用のマスクを用いて半導
体層を熱酸化することで素子分離領域を形成する、所謂
ＬＯＣＯＳ法 （ｂ）半導体層をパターニングすることによってトレン
チを半導体層に形成した後、トレンチ内を絶縁材料で埋
め込む、所謂ＳＴＩ（Shallow Trench Isolation）法 （ｃ）上記のあるいはの方法に基づき基板を準備す
る場合、予め、半導体基板にトレンチを形成し、かかる
トレンチ内を絶縁層で埋め込み、次いで、全面に層間膜
（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリコン膜の積
層構造を有する膜）を形成した後、かかる半導体基板と
支持基板とをこの層間膜を介して張り合わせ、半導体基
板を裏面から研削、研磨することによって、支持基板か
ら成る支持体と、絶縁層と、半導体基板から成る半導体
層を得る、基板張り合わせ法とＳＴＩ法とを組み合わせ
た方法 （ｄ）絶縁層上の半導体層を除去することによって絶縁
層を露出させることで、素子分離領域を形成するメサ
（Mesa）型素子分離領域形成法
【００７３】
【発明の効果】本発明の半導体装置の製造方法において
は、エクステンション領域の受ける活性化熱処理の回数
がソース／ドレイン領域の受ける活性化熱処理の回数よ
りも少ないので、エクステンション領域における不純物
濃度プロファイルを高い精度に保持することができる。
更には、サーマル・バジェットを、ソース／ドレイン領
域に対してとは別に、エクステンション領域に対して独
立して設定することが可能となるので、エクステンショ
ン領域における不純物濃度プロファイルを高い精度で制
御することができる。以上の結果として、チャネル形成
領域に隣接するエクステンション領域の不純物濃度プロ
ファイルの制御性が向上するので、半導体装置における
寄生抵抗や寄生容量を低減させることが可能となり、高
速、低消費電力の半導体装置の製造が可能となる。
は、エクステンション領域の受ける活性化熱処理の回数
がソース／ドレイン領域の受ける活性化熱処理の回数よ
りも少ないので、エクステンション領域における不純物
濃度プロファイルを高い精度に保持することができる。
更には、サーマル・バジェットを、ソース／ドレイン領
域に対してとは別に、エクステンション領域に対して独
立して設定することが可能となるので、エクステンショ
ン領域における不純物濃度プロファイルを高い精度で制
御することができる。以上の結果として、チャネル形成
領域に隣接するエクステンション領域の不純物濃度プロ
ファイルの制御性が向上するので、半導体装置における
寄生抵抗や寄生容量を低減させることが可能となり、高
速、低消費電力の半導体装置の製造が可能となる。
【図１】発明の実施の形態１の半導体装置の製造方法を
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
【図２】図１に引き続き、発明の実施の形態１の半導体
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
【図３】発明の実施の形態１の半導体装置の製造方法を
説明するためのシリコン半導体基板等の一部を拡大した
図である。
説明するためのシリコン半導体基板等の一部を拡大した
図である。
【図４】発明の実施の形態２の半導体装置の製造方法を
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
【図５】発明の実施の形態３の半導体装置の製造方法を
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
説明するためのシリコン半導体基板等の模式的な一部断
面図である。
【図６】図５に引き続き、発明の実施の形態３の半導体
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態３の半導体
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
装置の製造方法を説明するためのシリコン半導体基板等
の模式的な一部断面図である。
【図８】ＳＯＩ型半導体装置の製造に本発明の半導体装
置の製造方法を適用したときの、得られた半導体装置の
模式的な一部断面図である。
置の製造方法を適用したときの、得られた半導体装置の
模式的な一部断面図である。
【図９】従来のエクステンション領域の形成方法の概略
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図１０】図９に引き続き、従来のエクステンション領
域の形成方法の概略を説明するための半導体基板等の模
式的な一部断面図である。
域の形成方法の概略を説明するための半導体基板等の模
式的な一部断面図である。
１０・・・シリコン半導体基板、１１・・・素子分離領
域、２０・・・ゲート絶縁膜、２１・・・ゲート電極、
２１Ａ・・・ポリシリコン層、２１Ｂ・・・タングステ
ンシリサイド層、２２・・・サイドウオール、２２Ａ・
・・第１のサイドウオール、２２Ｂ・・・第２のサイド
ウオール、２３・・・ソース／ドレイン領域、２４・・
・チャネル形成領域、２５・・・エクステンション領
域、２５Ａ・・・第１のエクステンション領域、２５Ｂ
・・・第２のエクステンション領域、３０・・・ゲート
サイドウオール、３１・・・シリサイド層、４０・・・
支持体、４１・・・絶縁層、４２・・・半導体層
域、２０・・・ゲート絶縁膜、２１・・・ゲート電極、
２１Ａ・・・ポリシリコン層、２１Ｂ・・・タングステ
ンシリサイド層、２２・・・サイドウオール、２２Ａ・
・・第１のサイドウオール、２２Ｂ・・・第２のサイド
ウオール、２３・・・ソース／ドレイン領域、２４・・
・チャネル形成領域、２５・・・エクステンション領
域、２５Ａ・・・第１のエクステンション領域、２５Ｂ
・・・第２のエクステンション領域、３０・・・ゲート
サイドウオール、３１・・・シリサイド層、４０・・・
支持体、４１・・・絶縁層、４２・・・半導体層
Claims (7)
- 【請求項１】（イ）半導体層表面に形成されたゲート絶
縁膜、及び該ゲート絶縁膜上に形成されたゲート電極、 （ロ）ゲート電極直下の半導体層に形成されたチャネル
形成領域、 （ハ）チャネル形成領域を挟むように、半導体層に形成
されたソース／ドレイン領域、並びに、 （ニ）各ソース／ドレイン領域とチャネル形成領域との
間に位置する半導体層の領域に形成され、各ソース／ド
レイン領域から延在するエクステンション領域、から構
成された半導体装置の製造方法であって、 （Ａ）半導体層の表面にゲート絶縁膜を形成した後、該
ゲート絶縁膜上にゲート電極を形成する工程と、 （Ｂ）ソース／ドレイン領域を形成すべき半導体層の領
域に不純物を導入した後、導入された不純物の活性化熱
処理を行い、以て、半導体層にソース／ドレイン領域を
形成する工程と、 （Ｃ）少なくともエクステンション領域を形成すべき半
導体層の領域に不純物を導入した後、導入された不純物
の活性化熱処理を行い、以て、半導体層にエクステンシ
ョン領域を形成する工程、を具備することを特徴とする
半導体装置の製造方法。 - 【請求項２】ゲート電極は、少なくともポリシリコン層
から構成されており、 工程（Ｃ）は、ゲート電極を構成するポリシリコン層の
側壁を酸化する工程を含むことを特徴とする請求項１に
記載の半導体装置の製造方法。 - 【請求項３】工程（Ａ）と工程（Ｂ）の間で、ゲート電
極の側壁にサイドウオールを形成し、 工程（Ｂ）において、ソース／ドレイン領域を形成すべ
き半導体層の領域に不純物を導入した後、導入された不
純物の活性化熱処理を行い、 工程（Ｃ）において、該サイドウオールを除去した後、
ソース／ドレイン領域、及びエクステンション領域を形
成すべき半導体層の領域に不純物を導入し、次いで、導
入された不純物の活性化熱処理を行うことを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項４】工程（Ｃ）において、ソース／ドレイン領
域側から、複数回のエクステンション領域の形成を行う
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項５】工程（Ａ）と工程（Ｂ）の間で、ゲート電
極の側壁に多層構造のサイドウオールを形成し、 工程（Ｂ）において、ソース／ドレイン領域を形成すべ
き半導体層の領域に不純物を導入した後、導入された不
純物の活性化熱処理を行い、 工程（Ｃ）において、多層構造のサイドウオールの内、
外側に位置するサイドウオールからサイドウオールの除
去を行い、ソース／ドレイン領域、及びエクステンショ
ン領域を形成すべき半導体層の領域に不純物を導入した
後、導入された不純物の活性化熱処理を行い、サイドウ
オールの除去、不純物の導入及び活性化熱処理を、多層
構造のサイドウオールを構成するサイドウオールが無く
なるまで繰り返すことを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項６】工程（Ｃ）の後、少なくともエクステンシ
ョン領域を被覆するように、ゲート電極の側壁にゲート
サイドウオールを形成し、次いで、ソース／ドレイン領
域をシリサイド化することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項７】半導体層は、支持体表面に形成された絶縁
層上に形成されていることを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (2)
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