JP2001068669A5 - - Google Patents

Description

ゲート電極は、少なくともポリシリコン層から構成されていればよい。即ち、ゲート電極は、ポリシリコン層１層から構成されていてもよいし、ポリシリコン層とシリサイド層の２層構造（ポリサイド構造）であってもよいし、ポリシリコン層とタングステン等の金属層の２層構造であってもよい。そして、これらの場合、工程（Ｃ）は、ゲート電極を構成するポリシリコン層の側壁を酸化する工程を含むことが好ましい。このようにポリシリコン層の側壁を酸化することによって、ゲート電極側壁近傍におけるゲート絶縁膜の厚さを厚くすることができる結果、ゲート電極の縁部とソース／ドレイン領域との間の重なり容量の低減を図ることができる。

こうして、半導体層（実施の形態１においてはシリコン半導体基板１０）の表面に形成されたゲート絶縁膜２０、及びゲート絶縁膜２０上に形成されたゲート電極２１、ゲート電極２１の直下の半導体層（シリコン半導体基板１０が相当する）に形成されたチャネル形成領域２４、チャネル形成領域２４を挟むように、半導体層（シリコン半導体基板１０が相当する）に形成されたソース／ドレイン領域２３、並びに、各ソース／ドレイン領域２３とチャネル形成領域２４との間に位置する半導体層（シリコン半導体基板１０が相当する）の領域に形成され、各ソース／ドレイン領域２３から延在するエクステンション領域２５から構成された半導体装置を得ることができる。尚、ソース／ドレイン領域２３の不純物濃度は、おおよそ３×１０²⁰／ｃｍ³であり、エクステンション領域２５の不純物濃度は、ｎチャネルＭＯＳ型半導体装置の場合、おおよそ１×１０²⁰／ｃｍ³、ｐチャネルＭＯＳ型半導体装置の場合、おおよそ３×１０¹⁹／ｃｍ³である。実施の形態１にて製造された半導体装置においては、ゲート電極の側壁にサイドウオールが存在しない。従って、ゲート電極の縁部とソース／ドレイン領域２３との間のフリンジング容量の低減を図ることができる。

具体的には、先ず、ＳｉＯ₂から成る第２のサイドウオール２２Ｂをフッ酸系水溶液に浸漬することによって、第２のサイドウオール２２Ｂを除去する（図６の（Ａ）参照）。その後、チャネリング防止のため、シリコン半導体基板１０の表面に、乾式酸化法にて厚さ４ｎｍ程度のシリコン酸化膜（図示せず）を形成することが望ましい。そして、少なくともエクステンション領域を形成すべき半導体層の領域（実施の形態３においては、ソース／ドレイン領域２３、及び第１のエクステンション領域２５Ａを形成すべき半導体層の領域）にイオン注入法にて不純物を導入する。例えば、ＣＭＯＳを製造する場合には、ｐチャネル型半導体装置を形成すべきシリコン半導体基板１０の領域をレジスト材料（図示せず）で被覆し、ｎ型不純物であるヒ素（Ａｓ）をシリコン半導体基板１０にイオン注入する（図６の（Ｂ）参照）。次いで、レジスト材料を除去し、ｎチャネル型半導体装置を形成すべきシリコン半導体基板１０の領域をレジスト材料（図示せず）で被覆し、ｐ型不純物であるホウ素（Ｂ）をシリコン半導体基板１０にイオン注入する。イオン注入の条件を、以下の表１２に例示する。その後、導入された不純物の活性化熱処理をＲＴＡ法にて行う。活性化熱処理の条件を、以下の表１３に例示する。

次いで、シリコン半導体基板１０の表面に形成したシリコン酸化膜をフッ酸系水溶液にて除去した後、第１のサイドウオール２２Ａを等方性のプラズマエッチング法にて除去する（図７の（Ａ）参照）。そして、再び、チャネリング防止のため、シリコン半導体基板１０の表面に、乾式酸化法にて厚さ４ｎｍ程度のシリコン酸化膜（図示せず）を形成することが望ましい。その後、少なくともエクステンション領域を形成すべき半導体層の領域（実施の形態３においては、ソース／ドレイン領域２３、第１のエクステンション領域２５Ａ、及び第２のエクステンション領域２５Ｂを形成すべき半導体層の領域）にイオン注入法にて不純物を導入する（図７の（Ｂ）参照）。例えば、ＣＭＯＳを製造する場合には、上述と同様とすればよい。イオン注入の条件を、以下の表１４に例示する。その後、導入された不純物の活性化熱処理をＲＴＡ法にて行う。活性化熱処理の条件を、以下の表１５に例示する。