JP3955123B2 - Ｍｏｓトランジスタの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタの製造方法に関し、特にＬＳＩの高速化に適用して有効な技術である。
【０００２】
【従来の技術】
従来技術として、図４にＭＯＳトランジスタの製造方法について示す。なお、本例におけるＭＯＳトランジスタはＮ型ＭＯＳトランジスタとし、素子分離としてフィールドシールド素子分離法を用いている。
【０００３】
Ｐ型シリコン基板２００上に、フィールドシールドゲート酸化膜２０１、フィールドシールドゲート電極２０２、キャップ酸化膜２０３を形成し、パターニングした後、これらの側壁を覆うサイドウォールスペーサ酸化膜２０４を形成し、フィールドシールド素子分離構造を形成する（ａ図）。
【０００４】
次に、活性領域内にゲート酸化膜２０５、ゲート電極２０６、キャップ酸化膜２０７を形成し、パターニングした後、これらの側壁を覆うサイドウォールスペーサ酸化膜２０８を形成する（ｂ図）。
【０００５】
次に、ヒ素をドープした多結晶シリコン膜を全面に形成した後、パターニングすることによって、ＭＯＳトランジスタのソース／ドレイン電極２０９を形成する（ｃ図）。
【０００６】
次に、層間絶縁膜２１０を形成する。この際の熱処理によって、ソース／ドレイン電極２０９からＰ型シリコン基板２００にヒ素が熱拡散し、ソース／ドレイン拡散層２１２が形成される。続いて、コンタクト孔２１１を開口する（ｄ図）。
【０００７】
最後に、金属配線２１３を形成して、フィールドシールド素子分離構造を有するＭＯＳトランジスタが完成する（ｅ図）。
【０００８】
【発明が解決しようとする課題】
上記構造のＭＯＳトランジスタでは、ゲート電極の側壁に酸化膜から成るサイドウォールスペーサが存在しているため、ゲート電極とドレイン電極の間に寄生容量が形成されている。この寄生容量による遅延のため、回路動作が遅くなってしまうという問題がある。
【０００９】
そこで、本発明はこの寄生容量を削減して、駆動能力を向上させたＭＯＳトランジスタの製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は上記課題を解決するために、ゲート電極のキャップ絶縁膜として、シリコン酸化膜（下層）とシリコン窒化膜（上層）の二層膜を形成し、ゲート電極をパターニングした後、これら（つまり、前記ゲート電極、シリコン酸化膜及びシリコン窒化膜）の側壁にシリコン窒化膜から成るサイドウォールスペーサを形成する手段を設けたものである。
【００１１】
さらに、多結晶シリコン膜から成るソース／ドレイン電極をパターニングした後、シリコン窒化膜から成るキャップ絶縁膜およびシリコン窒化膜から成るサイドウォールスペーサをシリコン酸化膜等に対して選択的に除去する手段を設けたものである。
【００１２】
【作用】
上記手段によれば、ゲート電極とソース／ドレイン電極の間に間隙が形成されるため、電極間の寄生容量が削減される。その結果、ＭＯＳトランジスタの駆動能力が向上し、回路動作の高速化が達成できる。
【００１３】
【発明の実施の形態】
本発明の実施の形態として、ＭＯＳトランジスタの平面図を図１に示す。また、図１におけるＡ−Ａ′面での製造工程縦断面図を図２に、Ｂ−Ｂ′面での製造工程縦断面図を図３に示す。
【００１４】
Ｐ型シリコン基板１００上に熱酸化法によって５０〜１００ｎｍのシリコン酸化膜から成るフィールドシールドゲート酸化膜１０１を形成した後、ＣＶＤ法によって１５０〜２００ｎｍのリンをドープした多結晶シリコン膜から成るフィールドシールドゲート電極１０２、２００〜２５０ｎｍのシリコン酸化膜から成るキャップ酸化膜１０３を順次形成し、所定の形状にパターニングした後、これらの側壁を覆うようにシリコン酸化膜から成るサイドウォールスペーサ酸化膜１０４を形成する。以上の工程を経て、フィールドシールド素子分離構造が形成される（ａ図）。
【００１５】
次に、活性領域内のシリコン基板１００上に熱酸化法によって、１０〜２０ｎｍのシリコン酸化膜から成るゲート酸化膜１０５を形成した後、ＣＶＤ法によって１５０〜２００ｎｍのリンをドープした多結晶シリコン膜から成るゲート電極１０６、１５０〜２００ｎｍのシリコン酸化膜から成るキャップ酸化膜１０７、１５０〜２００ｎｍのシリコン窒化膜から成るキャップ窒化膜１０８を順次形成し、所定の形状にパターニングした後、これらの側壁を覆うようにシリコン窒化膜からなるサイドウォールスペーサ窒化膜１０９を形成する（ｂ図）。
【００１６】
次に、ＣＶＤ法によって全面に１５０〜２００ｎｍの多結晶シリコン膜１１０を形成し、イオン注入法によってヒ素（加速エネルギー：５０〜９０ｋｅＶ，ドーズ量：５〜１０Ｅ１５ｃｍ−２）を導入し、所定の形状にパターニングすることによって、ソース／ドレイン電極１１０を形成する（ｃ図）。
【００１７】
次に、熱リン酸を用いたウェットエッチングによって、キャップ窒化膜１０８およびサイドウォールスペーサ窒化膜１０９を選択的に除去する。この結果、ゲート電極１０６とソース／ドレイン電極１１０の間に間隙１１１が形成される（ｄ図）。
【００１８】
次に、層間絶縁膜としてＣＶＤ法によって全面に５００〜８００ｎｍのＢＰＳＧ膜１１２を形成し、平坦化のため熱処理を施す。この熱処理によって、ソース／ドレイン電極１１０からシリコン基板１００にヒ素が拡散して、ソース／ドレイン拡散層１１３が形成される（ｄ図）。
【００１９】
最後に、コンタクト孔１１４を開口し、金属配線１１５を形成する。
【００２０】
【発明の効果】
以上説明したように本発明によれば、ゲート電極とドレイン電極の間に誘電率の小さい（酸化膜の比誘電率３．９に対して、１．０と約１／４）間隙が形成されるため、電極間の寄生容量が削減される。その結果、ＭＯＳトランジスタの駆動能力が向上し、回路動作の高速化が比較的簡便な製造方法にて達成できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すＭＯＳトランジスタの平面図である。
【図２】図１におけるＡ−Ａ′面での製造工程縦断面図である。
【図３】図１におけるＢ−Ｂ′面での製造工程縦断面図である。
【図４】従来技術例を示す図である。
【符号の説明】
１００ Ｐ型シリコン基板
１０１ フィールドシールド酸化膜
１０２ フィールドシールド電極
１０３ キャップ酸化膜
１０４ サイドウォールスペーサ酸化膜
１０５ ゲート酸化膜
１０６ ゲート電極
１０７ キャップ酸化膜
１０８ キャップ窒化膜
１０９ サイドウォールスペーサ窒化膜
１１０ ソース／ドレイン電極
１１１ 間隙（空洞）
１１２ ＢＰＳＧ膜
１１３ ソース／ドレイン拡散層
１１４ コンタクト孔
１１５ 金属配線
２００ Ｐ型シリコン基板
２０１ フィールドシールド酸化膜
２０２ フィールドシールド電極
２０３ キャップ酸化膜
２０４ サイドウォールスペーサ酸化膜
２０５ ゲート酸化膜
２０６ ゲート電極
２０７ キャップ酸化膜
２０８ サイドウォールスペーサ酸化膜
２０９ ソース／ドレイン電極
２１０ ＢＰＳＧ膜
２１１ ソース／ドレイン拡散層
２１２ コンタクト孔
２１３ 金属配線

Claims (4)

1. 第１導電型の半導体基板上に第１の絶縁膜、第１の導電膜および第２の絶縁膜を順次形成し、パターニングすることによって所定の形状に加工する工程と、第３の絶縁膜を形成し、パターニングされた前記第１の絶縁膜、前記第１の導電膜および前記第２の絶縁膜の側面を覆うサイドウォールスペーサとする工程を経て、フィールドシールド素子分離構造を形成する工程と、前記フィールドシールド素子分離構造によって素子分離されている活性領域に、第４の絶縁膜、第２の導電膜、第５の絶縁膜および第６の絶縁膜を順次形成し、パターニングすることによって所定の形状に加工する工程と、第７の絶縁膜を形成しパターニングされた前記第４の絶縁膜、前記第２の導電膜、前記第５の絶縁膜および前記第６の絶縁膜の側面を覆うサイドウォールスペーサとする工程を経て、ＭＯＳ型トランジスタのゲート構造を形成する工程と、第３の導電膜を形成し、パターニングすることによって所定の形状に加工し、ソース／ドレイン電極を形成する工程と、前記第２の絶縁膜、前記第３の絶縁膜および前記第５の絶縁膜に対して、前記第６の絶縁膜および前記第７の絶縁膜から成るサイドウォールスペーサを選択的に除去し、ゲート電極と前記ソース／ドレイン電極との間に間隙を形成する工程を特徴とするフィールドシールド素子分離構造を有するＭＯＳトランジスタの製造方法。
2. 第２の絶縁膜、第３の絶縁膜および第５の絶縁膜はシリコン酸化膜であり、第６の絶縁膜および第７の絶縁膜はシリコン窒化膜であることを特徴とする請求項１記載のＭＯＳトランジスタの製造方法。
3. 第１の導電膜および第２の導電膜はＮ型不純物としてリンをドープした多結晶シリコン膜であることを特徴とする請求項１記載のＭＯＳトランジスタの製造方法。
4. Ｎ型ＭＯＳトランジスタの場合、第３の導電膜はＮ型不純物としてヒ素をドープした多結晶シリコン膜であることを特徴とする請求項１記載のＭＯＳトランジスタの製造方法。

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