JP2000150878A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000150878A JP2000150878A JP10327587A JP32758798A JP2000150878A JP 2000150878 A JP2000150878 A JP 2000150878A JP 10327587 A JP10327587 A JP 10327587A JP 32758798 A JP32758798 A JP 32758798A JP 2000150878 A JP2000150878 A JP 2000150878A
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Abstract
(57)【要約】
【課題】 基板にイオン注入したチャネル形成用の不純
物が素子分離溝の酸化シリコン膜中に偏析し、活性領域
の端部で不純物濃度が低下することによって生じるＭＩ
ＳＦＥＴの特性劣化を防止する。 【解決手段】 半導体基板１の主面に素子分離溝３を形
成した後、チャネル形成用のｐ型不純物、例えばＢ（ホ
ウ素）をイオン打ち込みしてｐ型チャネル領域を形成す
る。このｐ型チャネル領域は、ｐ型不純物を半導体基板
１の主面に対して斜め方向から打ち込んで形成する。
物が素子分離溝の酸化シリコン膜中に偏析し、活性領域
の端部で不純物濃度が低下することによって生じるＭＩ
ＳＦＥＴの特性劣化を防止する。 【解決手段】 半導体基板１の主面に素子分離溝３を形
成した後、チャネル形成用のｐ型不純物、例えばＢ（ホ
ウ素）をイオン打ち込みしてｐ型チャネル領域を形成す
る。このｐ型チャネル領域は、ｐ型不純物を半導体基板
１の主面に対して斜め方向から打ち込んで形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、不純物ドーピング法によっ
てＭＩＳＦＥＴ(Metal Insulator Semiconductor Field
Effect Transistor) のチャネル領域を形成するプロセ
スに適用して有効な技術に関するものである。
置の製造技術に関し、特に、不純物ドーピング法によっ
てＭＩＳＦＥＴ(Metal Insulator Semiconductor Field
Effect Transistor) のチャネル領域を形成するプロセ
スに適用して有効な技術に関するものである。
【０００２】
【従来の技術】シリコン基板（ウエハ）の主面にウエル
を形成したり、ＭＩＳＦＥＴのチャネル領域やソース、
ドレインを形成したりするには、イオン注入とアニール
（熱処理）とを組み合わせた不純物ドーピング法が用い
られている。
を形成したり、ＭＩＳＦＥＴのチャネル領域やソース、
ドレインを形成したりするには、イオン注入とアニール
（熱処理）とを組み合わせた不純物ドーピング法が用い
られている。
【０００３】例えば基板にｐ型ウエルを形成し、次いで
このｐ型ウエルにｎチャネル型ＭＩＳＦＥＴを形成する
一般的なプロセスを説明すると、まず基板の表面に素子
分離領域を形成した後、薄い酸化シリコン膜を通して基
板の比較的深い領域にホウ素（Ｂ）やフッ化ホウ素（Ｂ
Ｆ2 ）などのｐ型不純物をイオン注入し、さらに基板の
浅い領域にＢやＢＦ2 などのｐ型不純物をイオン注入す
る。次に、窒素などの不活性ガス雰囲気中で基板をアニ
ールして上記ｐ型不純物を基板中に拡散させることによ
り、基板の比較的深い領域にｐ型ウエルを形成し、浅い
領域にｐ型チャネル領域を形成する。次に、上記ｐ型ウ
エルの表面にゲート酸化膜を形成し、続いてこのゲート
酸化膜の上部に堆積した多結晶シリコン膜などの導電膜
をパターニングしてゲート電極を形成した後、ｐ型ウエ
ルにリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオ
ン注入し、不活性ガス雰囲気中で基板をアニールして上
記ｎ型不純物を拡散させることにより、ソース、ドレイ
ン（ｎ型半導体領域）を形成する。
このｐ型ウエルにｎチャネル型ＭＩＳＦＥＴを形成する
一般的なプロセスを説明すると、まず基板の表面に素子
分離領域を形成した後、薄い酸化シリコン膜を通して基
板の比較的深い領域にホウ素（Ｂ）やフッ化ホウ素（Ｂ
Ｆ2 ）などのｐ型不純物をイオン注入し、さらに基板の
浅い領域にＢやＢＦ2 などのｐ型不純物をイオン注入す
る。次に、窒素などの不活性ガス雰囲気中で基板をアニ
ールして上記ｐ型不純物を基板中に拡散させることによ
り、基板の比較的深い領域にｐ型ウエルを形成し、浅い
領域にｐ型チャネル領域を形成する。次に、上記ｐ型ウ
エルの表面にゲート酸化膜を形成し、続いてこのゲート
酸化膜の上部に堆積した多結晶シリコン膜などの導電膜
をパターニングしてゲート電極を形成した後、ｐ型ウエ
ルにリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をイオ
ン注入し、不活性ガス雰囲気中で基板をアニールして上
記ｎ型不純物を拡散させることにより、ソース、ドレイ
ン（ｎ型半導体領域）を形成する。
【０００４】ところで、ディープサブミクロンの設計ル
ールによって製造される最先端のデバイスは、基板に形
成した浅い溝に酸化シリコン膜を埋め込んだ素子分離溝
によって素子分離領域を形成している。このような素子
分離溝によって形成された素子分離領域は、活性領域の
端部にバーズビーク(bird's beak) が生じないため、Ｌ
ＯＣＯＳ（選択酸化）法によって形成される同一寸法の
素子分離用酸化膜（フィールド酸化膜）に比べて活性領
域の実効的な面積を大きくすることができるという利点
がある。
ールによって製造される最先端のデバイスは、基板に形
成した浅い溝に酸化シリコン膜を埋め込んだ素子分離溝
によって素子分離領域を形成している。このような素子
分離溝によって形成された素子分離領域は、活性領域の
端部にバーズビーク(bird's beak) が生じないため、Ｌ
ＯＣＯＳ（選択酸化）法によって形成される同一寸法の
素子分離用酸化膜（フィールド酸化膜）に比べて活性領
域の実効的な面積を大きくすることができるという利点
がある。
【０００５】しかし、上記のような素子分離溝が形成さ
れた基板に前述したチャネル形成用の不純物（ホウ素）
をイオン注入してアニールを行なうと、ホウ素の一部が
素子分離溝の酸化シリコン膜中に偏析し、特に微細なＭ
ＩＳＦＥＴにおいては、チャネル幅方向に沿った活性領
域の端部近傍でホウ素濃度が急激に低下する結果、しき
い値電圧( Ｖth) が低下し、素子の特性がばらついた
り、劣化したりするという問題が生じる。
れた基板に前述したチャネル形成用の不純物（ホウ素）
をイオン注入してアニールを行なうと、ホウ素の一部が
素子分離溝の酸化シリコン膜中に偏析し、特に微細なＭ
ＩＳＦＥＴにおいては、チャネル幅方向に沿った活性領
域の端部近傍でホウ素濃度が急激に低下する結果、しき
い値電圧( Ｖth) が低下し、素子の特性がばらついた
り、劣化したりするという問題が生じる。
【０００６】例えばアイ・イー・イー・イーに記載され
た文献(IEEE Transaction on Electron Devices, vol.3
6, pp1110-1116) は、上記した問題の対策として、素子
分離領域の基板表面をエッチングして溝を形成した後、
この溝の内部に酸化シリコン膜を埋め込む工程に先立
ち、溝の側壁に露出した基板にホウ素をイオン注入する
ことにより、その後のアニールによって生じる活性領域
端部でのホウ素濃度の低下を補償する技術を開示してい
る。
た文献(IEEE Transaction on Electron Devices, vol.3
6, pp1110-1116) は、上記した問題の対策として、素子
分離領域の基板表面をエッチングして溝を形成した後、
この溝の内部に酸化シリコン膜を埋め込む工程に先立
ち、溝の側壁に露出した基板にホウ素をイオン注入する
ことにより、その後のアニールによって生じる活性領域
端部でのホウ素濃度の低下を補償する技術を開示してい
る。
【０００７】
【発明が解決しようとする課題】しかし、上記文献に記
載された対策は、ＭＩＳＦＥＴを形成するプロセスの初
期段階で溝の側壁にホウ素を注入するため、その後の工
程で行なわれる何度かのアニール（例えば溝の内部に埋
め込んだ酸化シリコン膜を焼き締めるためのアニール
や、ウエル形成のためのアニールなど）の影響により、
ホウ素の偏析を十分に抑えることが難しいという問題が
ある。
載された対策は、ＭＩＳＦＥＴを形成するプロセスの初
期段階で溝の側壁にホウ素を注入するため、その後の工
程で行なわれる何度かのアニール（例えば溝の内部に埋
め込んだ酸化シリコン膜を焼き締めるためのアニール
や、ウエル形成のためのアニールなど）の影響により、
ホウ素の偏析を十分に抑えることが難しいという問題が
ある。
【０００８】また上記対策は、ｎチャネル型ＭＩＳＦＥ
Ｔにおいては、ある程度の効果が期待できるものの、ｐ
チャネル型ＭＩＳＦＥＴの場合は、上記したホウ素の注
入によって活性領域の端部に形成されるｐ型半導体領域
を介してソース、ドレイン（ｐ型半導体領域）間が導通
してしまうために適用することができない。この場合、
ｐチャネル型ＭＩＳＦＥＴ形成領域をフォトレジスト膜
で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域の基板のみ
に上記したホウ素の注入を行なうことも考えられるが、
基板に素子分離用の深い溝が形成された状態でその表面
にフォトレジスト膜を形成すると、下地段差の影響によ
ってレジストパターンの寸法精度が低下するために、ｎ
チャネル型ＭＩＳＦＥＴ形成領域の基板のみに選択的に
ホウ素を注入することは困難である。
Ｔにおいては、ある程度の効果が期待できるものの、ｐ
チャネル型ＭＩＳＦＥＴの場合は、上記したホウ素の注
入によって活性領域の端部に形成されるｐ型半導体領域
を介してソース、ドレイン（ｐ型半導体領域）間が導通
してしまうために適用することができない。この場合、
ｐチャネル型ＭＩＳＦＥＴ形成領域をフォトレジスト膜
で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域の基板のみ
に上記したホウ素の注入を行なうことも考えられるが、
基板に素子分離用の深い溝が形成された状態でその表面
にフォトレジスト膜を形成すると、下地段差の影響によ
ってレジストパターンの寸法精度が低下するために、ｎ
チャネル型ＭＩＳＦＥＴ形成領域の基板のみに選択的に
ホウ素を注入することは困難である。
【０００９】本発明の目的は、基板にイオン注入したチ
ャネル形成用の不純物が素子分離溝の酸化シリコン膜中
に偏析し、活性領域の端部でその濃度が低下することに
よって生じるＭＩＳＦＥＴの特性劣化を防止する技術を
提供することにある。
ャネル形成用の不純物が素子分離溝の酸化シリコン膜中
に偏析し、活性領域の端部でその濃度が低下することに
よって生じるＭＩＳＦＥＴの特性劣化を防止する技術を
提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体集積回路装置の製造
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程（ａ）〜（ｂ）を含んでい
る。
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程（ａ）〜（ｂ）を含んでい
る。
【００１３】（ａ）半導体基板の主面に素子分離溝を形
成する工程、（ｂ）前記素子分離溝が形成された前記半
導体基板の主面に対して斜め方向から、前記チャネル領
域を形成するための不純物をイオン打ち込みする工程。
成する工程、（ｂ）前記素子分離溝が形成された前記半
導体基板の主面に対して斜め方向から、前記チャネル領
域を形成するための不純物をイオン打ち込みする工程。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程（ａ）〜（ｅ）を含んでい
る。
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程（ａ）〜（ｅ）を含んでい
る。
【００１５】（ａ）半導体基板の主面に素子分離溝を形
成する工程、（ｂ）前記素子分離溝が形成された前記半
導体基板の主面にゲート絶縁膜を形成する工程、（ｃ）
前記ゲート絶縁膜の上部にゲート電極用導電膜の一部を
形成する工程、（ｄ）前記ゲート電極用導電膜の一部が
形成された前記半導体基板の主面に対して斜め方向か
ら、チャネル領域を形成するための不純物をイオン打ち
込みする工程、（ｅ）前記ゲート電極用導電膜の一部の
上部に前記ゲート電極用導電膜の残部を形成した後、前
記ゲート電極用導電膜の一部および残部をパターニング
してゲート電極を形成する工程。
成する工程、（ｂ）前記素子分離溝が形成された前記半
導体基板の主面にゲート絶縁膜を形成する工程、（ｃ）
前記ゲート絶縁膜の上部にゲート電極用導電膜の一部を
形成する工程、（ｄ）前記ゲート電極用導電膜の一部が
形成された前記半導体基板の主面に対して斜め方向か
ら、チャネル領域を形成するための不純物をイオン打ち
込みする工程、（ｅ）前記ゲート電極用導電膜の一部の
上部に前記ゲート電極用導電膜の残部を形成した後、前
記ゲート電極用導電膜の一部および残部をパターニング
してゲート電極を形成する工程。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）本実施の形態によるＤＲ
ＡＭ(Dynamic Random Access Memory)の製造方法を図１
〜図１４を用いて工程順に説明する。
ＡＭ(Dynamic Random Access Memory)の製造方法を図１
〜図１４を用いて工程順に説明する。
【００１８】まず、図１に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板（ウ
エハ）１の主面上に窒化シリコン膜２を形成した後、こ
の窒化シリコン膜２をマスクに用いて半導体基板１をド
ライエッチングすることにより、半導体基板１の一部
（素子分離溝を形成する領域）に深さ３００〜４００nm
程度の溝３ａを形成する。
１０Ωcm程度の単結晶シリコンからなる半導体基板（ウ
エハ）１の主面上に窒化シリコン膜２を形成した後、こ
の窒化シリコン膜２をマスクに用いて半導体基板１をド
ライエッチングすることにより、半導体基板１の一部
（素子分離溝を形成する領域）に深さ３００〜４００nm
程度の溝３ａを形成する。
【００１９】次に、図２に示すように、溝３ａの内部を
含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆
積し、続いて半導体基板１を１０００℃程度の温度でア
ニールして酸化シリコン膜４を焼き締め（緻密化）した
後、酸化シリコン膜４を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で研磨して溝３ａの内部
のみに残すことにより、酸化シリコン膜４が埋め込まれ
た素子分離溝３を形成する。
含む半導体基板１上にＣＶＤ法で酸化シリコン膜４を堆
積し、続いて半導体基板１を１０００℃程度の温度でア
ニールして酸化シリコン膜４を焼き締め（緻密化）した
後、酸化シリコン膜４を化学的機械研磨(Chemical Mech
anical Polishing; ＣＭＰ) 法で研磨して溝３ａの内部
のみに残すことにより、酸化シリコン膜４が埋め込まれ
た素子分離溝３を形成する。
【００２０】図３は、ＤＲＡＭのメモリセルを形成する
領域（メモリアレイ）の一部を示す半導体基板１の平面
図である。図示のように、上記素子分離溝３を形成する
ことにより、メモリアレイには周囲を素子分離溝３で囲
まれた細長い島状のパターンで構成された活性領域Ｌが
形成される。また、図示しない周辺回路を形成する領域
にも素子分離溝３で囲まれた活性領域が形成される。
領域（メモリアレイ）の一部を示す半導体基板１の平面
図である。図示のように、上記素子分離溝３を形成する
ことにより、メモリアレイには周囲を素子分離溝３で囲
まれた細長い島状のパターンで構成された活性領域Ｌが
形成される。また、図示しない周辺回路を形成する領域
にも素子分離溝３で囲まれた活性領域が形成される。
【００２１】次に、図４に示すように、半導体基板１の
周辺回路形成領域をフォトレジスト膜５で覆い、メモリ
セル形成領域にｎ型不純物、例えばＰ（リン）をイオン
打ち込みする。このｎ型不純物は、半導体基板１の主面
に対してほぼ垂直な方向から打ち込む。
周辺回路形成領域をフォトレジスト膜５で覆い、メモリ
セル形成領域にｎ型不純物、例えばＰ（リン）をイオン
打ち込みする。このｎ型不純物は、半導体基板１の主面
に対してほぼ垂直な方向から打ち込む。
【００２２】次に、上記フォトレジスト膜５を除去した
後、図５に示すように、半導体基板１の周辺回路形成領
域の一部（ｎ型ウエル形成領域）をフォトレジスト膜６
で覆い、メモリセル形成領域と周辺回路形成領域の他の
一部（ｐ型ウエル形成領域）とにウエル形成用のｐ型不
純物、例えばＢ（ホウ素）をイオン打ち込みする。この
ｐ型不純物は、半導体基板１の主面に対してほぼ垂直な
方向から打ち込む。
後、図５に示すように、半導体基板１の周辺回路形成領
域の一部（ｎ型ウエル形成領域）をフォトレジスト膜６
で覆い、メモリセル形成領域と周辺回路形成領域の他の
一部（ｐ型ウエル形成領域）とにウエル形成用のｐ型不
純物、例えばＢ（ホウ素）をイオン打ち込みする。この
ｐ型不純物は、半導体基板１の主面に対してほぼ垂直な
方向から打ち込む。
【００２３】続いて、図６に示すように、半導体基板１
のメモリセル形成領域と周辺回路形成領域の他の一部
（ｐ型ウエル形成領域）とにチャネル領域を形成するた
めのｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
する。このｐ型不純物は、半導体基板１の主面に対して
斜め方向から打ち込む。このとき、例えば半導体基板
（ウエハ）１を水平面内で９０度ずつ回転させ、ｐ型不
純物を４回イオン打ち込みする。また、このときのｐ型
不純物の入射角度（θ）は、１５〜６０度程度の範囲内
とし、好ましくは４５度程度とする。
のメモリセル形成領域と周辺回路形成領域の他の一部
（ｐ型ウエル形成領域）とにチャネル領域を形成するた
めのｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
する。このｐ型不純物は、半導体基板１の主面に対して
斜め方向から打ち込む。このとき、例えば半導体基板
（ウエハ）１を水平面内で９０度ずつ回転させ、ｐ型不
純物を４回イオン打ち込みする。また、このときのｐ型
不純物の入射角度（θ）は、１５〜６０度程度の範囲内
とし、好ましくは４５度程度とする。
【００２４】次に、上記フォトレジスト膜６を除去した
後、図７に示すように、半導体基板１のメモリセル形成
領域と周辺回路形成領域の一部（ｐ型ウエル形成領域）
とをフォトレジスト膜７で覆い、周辺回路形成領域の他
の一部（ｎ型ウエル形成領域）にウエル形成用のｎ型不
純物、例えばＰ（リン）をイオン打ち込みする。このｎ
型不純物は、半導体基板１の主面に対してほぼ垂直な方
向からイオン打ち込みする。
後、図７に示すように、半導体基板１のメモリセル形成
領域と周辺回路形成領域の一部（ｐ型ウエル形成領域）
とをフォトレジスト膜７で覆い、周辺回路形成領域の他
の一部（ｎ型ウエル形成領域）にウエル形成用のｎ型不
純物、例えばＰ（リン）をイオン打ち込みする。このｎ
型不純物は、半導体基板１の主面に対してほぼ垂直な方
向からイオン打ち込みする。
【００２５】続いて、図８に示すように、半導体基板１
の周辺回路形成領域の他の一部（ｎ型ウエル形成領域）
にチャネル領域を形成するためのｐ型不純物、例えばＢ
（ホウ素）をイオン打ち込みする。このｐ型不純物は、
半導体基板１の主面に対して斜め方向からイオン打ち込
みする。このとき、例えば半導体基板（ウエハ）１を水
平面内で９０度ずつ回転させ、ｐ型不純物を４回イオン
打ち込みする。また、このときのｐ型不純物の入射角度
（θ）は、１５〜６０度程度の範囲内とし、好ましくは
４５度程度とする。
の周辺回路形成領域の他の一部（ｎ型ウエル形成領域）
にチャネル領域を形成するためのｐ型不純物、例えばＢ
（ホウ素）をイオン打ち込みする。このｐ型不純物は、
半導体基板１の主面に対して斜め方向からイオン打ち込
みする。このとき、例えば半導体基板（ウエハ）１を水
平面内で９０度ずつ回転させ、ｐ型不純物を４回イオン
打ち込みする。また、このときのｐ型不純物の入射角度
（θ）は、１５〜６０度程度の範囲内とし、好ましくは
４５度程度とする。
【００２６】次に、上記フォトレジスト膜７を除去した
後、半導体基板１をアニールして上記ｎ型不純物および
ｐ型不純物を半導体基板１中に拡散させる。これによ
り、図９に示すように、メモリセル形成領域の半導体基
板１の深い領域にはｎ型ウエル８が形成され、比較的深
い領域にはｐ型ウエル９が形成され、このｐ型ウエル９
の浅い領域にはｐ型チャネル領域１１が形成される。ま
た、周辺回路形成領域の半導体基板１の比較的深い領域
にはｐ型ウエル９およびｎ型ウエル１０が形成され、こ
れらのｐ型ウエル９およびｎ型ウエル１０のそれぞれの
浅い領域にはｐ型チャネル領域１１が形成される。
後、半導体基板１をアニールして上記ｎ型不純物および
ｐ型不純物を半導体基板１中に拡散させる。これによ
り、図９に示すように、メモリセル形成領域の半導体基
板１の深い領域にはｎ型ウエル８が形成され、比較的深
い領域にはｐ型ウエル９が形成され、このｐ型ウエル９
の浅い領域にはｐ型チャネル領域１１が形成される。ま
た、周辺回路形成領域の半導体基板１の比較的深い領域
にはｐ型ウエル９およびｎ型ウエル１０が形成され、こ
れらのｐ型ウエル９およびｎ型ウエル１０のそれぞれの
浅い領域にはｐ型チャネル領域１１が形成される。
【００２７】なお、メモリセル形成領域のｎ型半導体領
域８は、入出力回路などから半導体基板１を通じてｐ型
ウエル９にノイズが侵入するのを防止するために形成さ
れる。また、デバイスの設計仕様により、ｐ型チャネル
領域１１の不純物濃度をｎチャネル型ＭＩＳＦＥＴとｐ
チャネル型ＭＩＳＦＥＴとで同じにしてもよい場合に
は、チャネル領域を形成するためのｐ型不純物を半導体
基板１の全面に斜め方向からイオン打ち込みし、ｎ型ウ
エル８のｐ型チャネル領域１１とｐ型ウエルのｐ型チャ
ネル領域１１とを同時に形成してもよい。
域８は、入出力回路などから半導体基板１を通じてｐ型
ウエル９にノイズが侵入するのを防止するために形成さ
れる。また、デバイスの設計仕様により、ｐ型チャネル
領域１１の不純物濃度をｎチャネル型ＭＩＳＦＥＴとｐ
チャネル型ＭＩＳＦＥＴとで同じにしてもよい場合に
は、チャネル領域を形成するためのｐ型不純物を半導体
基板１の全面に斜め方向からイオン打ち込みし、ｎ型ウ
エル８のｐ型チャネル領域１１とｐ型ウエルのｐ型チャ
ネル領域１１とを同時に形成してもよい。
【００２８】次に、図１０に示すように、ｐ型ウエル９
およびｎ型ウエル１０の表面をＨＦ（フッ酸）系の洗浄
液で洗浄した後、半導体基板１をウェット酸化すること
により、ｐ型ウエル９およびｎ型ウエル１０の表面に清
浄なゲート酸化膜１２を形成する。
およびｎ型ウエル１０の表面をＨＦ（フッ酸）系の洗浄
液で洗浄した後、半導体基板１をウェット酸化すること
により、ｐ型ウエル９およびｎ型ウエル１０の表面に清
浄なゲート酸化膜１２を形成する。
【００２９】次に、図１１および図１２に示すように、
ゲート酸化膜１２の上部にゲート電極１３Ａ（ワード線
ＷＬ）およびゲート電極１３Ｂ、１３Ｃ、１３Ｄを形成
する。ゲート電極１３Ａ（ワード線ＷＬ）およびゲート
電極１３Ｂ〜１３Ｄは、例えばＰ（リン）などのｎ型不
純物をドープした多結晶シリコン膜を半導体基板１上に
ＣＶＤ法で堆積し、次いでその上部にＷＮ（タングステ
ンナイトライド）膜とＷ膜とをスパッタリング法で堆積
し、さらにその上部に窒化シリコン膜１４をＣＶＤ法で
堆積した後、フォトレジスト膜をマスクにしてこれらの
膜をパターニングすることにより形成する。
ゲート酸化膜１２の上部にゲート電極１３Ａ（ワード線
ＷＬ）およびゲート電極１３Ｂ、１３Ｃ、１３Ｄを形成
する。ゲート電極１３Ａ（ワード線ＷＬ）およびゲート
電極１３Ｂ〜１３Ｄは、例えばＰ（リン）などのｎ型不
純物をドープした多結晶シリコン膜を半導体基板１上に
ＣＶＤ法で堆積し、次いでその上部にＷＮ（タングステ
ンナイトライド）膜とＷ膜とをスパッタリング法で堆積
し、さらにその上部に窒化シリコン膜１４をＣＶＤ法で
堆積した後、フォトレジスト膜をマスクにしてこれらの
膜をパターニングすることにより形成する。
【００３０】次に、図１３に示すように、ｎ型ウエル１
０にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１３Ｃの両側のｎ型ウエル１０にｐ- 型
半導体領域１５を形成する。また、ｐ型ウエル９にｎ型
不純物、例えばＰ（リン）をイオン打ち込みしてゲート
電極１３Ａの両側のｐ型ウエル９にｎ- 型半導体領域１
６を形成し、ゲート電極１３Ｂの両側のｐ型ウエル９に
ｎ- 型半導体領域１６を形成する。ここまでの工程によ
り、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
前記図１２中の符号ＧＬは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極１３Ａのチャネル長を示し、符号
ＧＷはチャネル幅を示している。
０にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１３Ｃの両側のｎ型ウエル１０にｐ- 型
半導体領域１５を形成する。また、ｐ型ウエル９にｎ型
不純物、例えばＰ（リン）をイオン打ち込みしてゲート
電極１３Ａの両側のｐ型ウエル９にｎ- 型半導体領域１
６を形成し、ゲート電極１３Ｂの両側のｐ型ウエル９に
ｎ- 型半導体領域１６を形成する。ここまでの工程によ
り、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
前記図１２中の符号ＧＬは、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのゲート電極１３Ａのチャネル長を示し、符号
ＧＷはチャネル幅を示している。
【００３１】次に、図１４に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜１７を堆積した後、メモ
リセル形成領域の窒化シリコン膜１７をフォトレジスト
膜（図示せず）で覆い、周辺回路形成領域の窒化シリコ
ン膜１７を異方性エッチングすることにより、ゲート電
極１３Ｂ〜１３Ｄの側壁にサイドウォールスペーサ１８
を形成する。
上にＣＶＤ法で窒化シリコン膜１７を堆積した後、メモ
リセル形成領域の窒化シリコン膜１７をフォトレジスト
膜（図示せず）で覆い、周辺回路形成領域の窒化シリコ
ン膜１７を異方性エッチングすることにより、ゲート電
極１３Ｂ〜１３Ｄの側壁にサイドウォールスペーサ１８
を形成する。
【００３２】続いて、周辺回路形成領域のｎ型ウエル１
０にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
２０（ソース、ドレイン）を形成し、周辺回路形成領域
のｐ型ウエル９にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域２１（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ(Lightly Doped Drain) 構
造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャ
ネル型ＭＩＳＦＥＴＱｎが略完成する。
０にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
２０（ソース、ドレイン）を形成し、周辺回路形成領域
のｐ型ウエル９にｎ型不純物、例えばＡｓ（ヒ素）をイ
オン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+
型半導体領域２１（ソース、ドレイン）を形成する。こ
こまでの工程により、ＬＤＤ(Lightly Doped Drain) 構
造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャ
ネル型ＭＩＳＦＥＴＱｎが略完成する。
【００３３】図示は省略するが、その後、メモリセル選
択用ＭＩＳＦＥＴＱｓの上部にビット線および情報蓄積
用容量素子を形成し、その上部に２、３層のＡｌ（アル
ミニウム）配線を形成することにより、ＤＲＡＭが完成
する。
択用ＭＩＳＦＥＴＱｓの上部にビット線および情報蓄積
用容量素子を形成し、その上部に２、３層のＡｌ（アル
ミニウム）配線を形成することにより、ＤＲＡＭが完成
する。
【００３４】図１５は、ｐ型チャネル領域１１のホウ素
濃度変化を示すグラフであり、横軸は素子分離溝３の端
部からの距離、縦軸はホウ素濃度を示している。また、
図１６は、ＭＩＳＦＥＴのチャネル幅としきい値電圧(
Ｖth) との関係を示すグラフである。図示のように、本
実施の形態によれば素子分離溝３の端部近傍におけるホ
ウ素の偏析が抑制された結果、しきい値電圧（Ｖｔｈ）
の低減を抑制することができた。
濃度変化を示すグラフであり、横軸は素子分離溝３の端
部からの距離、縦軸はホウ素濃度を示している。また、
図１６は、ＭＩＳＦＥＴのチャネル幅としきい値電圧(
Ｖth) との関係を示すグラフである。図示のように、本
実施の形態によれば素子分離溝３の端部近傍におけるホ
ウ素の偏析が抑制された結果、しきい値電圧（Ｖｔｈ）
の低減を抑制することができた。
【００３５】（実施の形態２）本実施の形態によるＤＲ
ＡＭの製造方法を図１７〜図２０を用いて工程順に説明
する。
ＡＭの製造方法を図１７〜図２０を用いて工程順に説明
する。
【００３６】まず、図１７に示すように、前記実施の形
態１の図１〜図９に示す方法に従って半導体基板１の主
面に素子分離溝３、ｎ型ウエル８、ｐ型ウエル９および
ｎ型ウエル１０を形成する。ただし、ここまでの工程で
は、ｐ型チャネル領域１１を形成するための不純物のイ
オン打ち込みは行なわない。
態１の図１〜図９に示す方法に従って半導体基板１の主
面に素子分離溝３、ｎ型ウエル８、ｐ型ウエル９および
ｎ型ウエル１０を形成する。ただし、ここまでの工程で
は、ｐ型チャネル領域１１を形成するための不純物のイ
オン打ち込みは行なわない。
【００３７】次に、図１８に示すように、前述した方法
でｐ型ウエル９およびｎ型ウエル１０の表面に清浄なゲ
ート酸化膜１２を形成した後、ゲート酸化膜１２の上部
にゲート電極材料の一部を構成する多結晶シリコン膜２
３を薄く（１０nm程度）堆積する。
でｐ型ウエル９およびｎ型ウエル１０の表面に清浄なゲ
ート酸化膜１２を形成した後、ゲート酸化膜１２の上部
にゲート電極材料の一部を構成する多結晶シリコン膜２
３を薄く（１０nm程度）堆積する。
【００３８】次に、図１９に示すように、半導体基板１
の全面にチャネル形成用のｐ型不純物、例えばＢ（ホウ
素）をイオン打ち込みしてｐ型チャネル領域１１を形成
する。前記実施の形態１と同様、このｐ型チャネル領域
１１は、ｐ型不純物を半導体基板１の主面に対して斜め
方向から打ち込んで形成する。
の全面にチャネル形成用のｐ型不純物、例えばＢ（ホウ
素）をイオン打ち込みしてｐ型チャネル領域１１を形成
する。前記実施の形態１と同様、このｐ型チャネル領域
１１は、ｐ型不純物を半導体基板１の主面に対して斜め
方向から打ち込んで形成する。
【００３９】その後、図２０に示すように、半導体基板
１上に多結晶シリコン膜、ＷＮ膜およびＷ膜を堆積し、
さらにその上部に窒化シリコン膜１４を堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をパターニン
グすることにより、ゲート電極１３Ａ（ワード線ＷＬ）
およびゲート電極１３Ｂ、１３Ｃ、１３Ｄを形成する。
その後の工程は前記実施の形態１と同じである。
１上に多結晶シリコン膜、ＷＮ膜およびＷ膜を堆積し、
さらにその上部に窒化シリコン膜１４を堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をパターニン
グすることにより、ゲート電極１３Ａ（ワード線ＷＬ）
およびゲート電極１３Ｂ、１３Ｃ、１３Ｄを形成する。
その後の工程は前記実施の形態１と同じである。
【００４０】本実施の形態によれば、ゲート酸化膜１２
を形成するに至るまでのすべてのアニール工程が完了し
た後に、チャネル領域を形成するためのｐ型不純物のイ
オン打ち込みを行なうので、このｐ型不純物（ホウ素）
が高温のアニールに晒される機会が少なくなり、その偏
析がほとんど生じない。
を形成するに至るまでのすべてのアニール工程が完了し
た後に、チャネル領域を形成するためのｐ型不純物のイ
オン打ち込みを行なうので、このｐ型不純物（ホウ素）
が高温のアニールに晒される機会が少なくなり、その偏
析がほとんど生じない。
【００４１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４３】本発明によれば、チャネル領域を形成する
ためｐ型不純物の偏析を抑制し、素子分離領域近傍にお
ける不純物濃度の低下に起因するしきい値電圧の低下を
抑制することができるので、微細化されたＭＩＳＦＥＴ
で回路を構成するＬＳＩの製造歩留まりおよび信頼性を
向上させることができる。
ためｐ型不純物の偏析を抑制し、素子分離領域近傍にお
ける不純物濃度の低下に起因するしきい値電圧の低下を
抑制することができるので、微細化されたＭＩＳＦＥＴ
で回路を構成するＬＳＩの製造歩留まりおよび信頼性を
向上させることができる。
【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部平面図である。
製造方法を示す半導体基板の要部平面図である。
【図１３】本発明の実施の形態１であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１５】ｐ型チャネル領域における素子分離溝端部か
らの距離と不純物濃度の関係を示すグラフである。
らの距離と不純物濃度の関係を示すグラフである。
【図１６】チャネル幅としきい値電圧との関係を示すグ
ラフである。
ラフである。
【図１７】本発明の実施の形態２であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態２であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２であるＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
１ 半導体基板（ウエハ） ２ 窒化シリコン膜 ３ 素子分離溝 ３ａ 溝 ４ 酸化シリコン膜 ５ フォトレジスト膜 ６ フォトレジスト膜 ７ フォトレジスト膜 ８ ｎ型ウエル ９ ｐ型ウエル １０ ｎ型ウエル １１ ｐ型チャネル領域 １２ ゲート酸化膜 １３Ａ〜１３Ｄ ゲート電極 １４ 窒化シリコン膜 １５ ｐ- 型半導体領域 １６ ｎ- 型半導体領域 １７ 窒化シリコン膜 １８ サイドウォールスペーサ ２０ ｐ+ 型半導体領域（ソース、ドレイン） ２１ ｎ+ 型半導体領域（ソース、ドレイン） ２３ 多結晶シリコン膜 Ｌ 活性領域 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 朝倉 久雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 兵間 政浩 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 範夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F032 AA44 AA66 AA69 AA77 CA17 DA02 DA23 DA33 5F040 DA06 DB03 DB09 DC01 EA08 EC02 EC04 EC07 EE05 EF02 EJ03 EK05 FA03 FA07 FA15 FA17 FA18 FA19 FB02 FB04 FC10 FC13 5F048 AA07 AB01 AB06 AB07 AC01 AC03 AC10 BA01 BB06 BB09 BB13 BC06 BD04 BE03 BF02 BG14 DA19 DA20 DA27 5F083 AD21 GA30 JA36 JA39 JA40 NA01 PR37 PR40 PR43 PR44 PR53 PR54
Claims (6)
- 【請求項１】 イオン注入とアニールとを組み合わせた
不純物ドーピング法によって、半導体基板の主面にＭＩ
ＳＦＥＴのチャネル領域を形成するにあたり、以下の工
程（ａ）〜（ｂ）を含むことを特徴とする半導体集積回
路装置の製造方法； （ａ）半導体基板の主面に素子分離溝を形成する工程、
（ｂ）前記素子分離溝が形成された前記半導体基板の主
面に対して斜め方向から、前記チャネル領域を形成する
ための不純物をイオン打ち込みする工程。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記不純物は、ホウ素を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記半導体基板の主面に対する前記不
純物の入射角度は、１５〜６０度であることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記素子分離溝は、前記半導体基板に
開孔した溝の内部に酸化シリコン膜を埋め込んで形成し
たものであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項５】 イオン注入とアニールとを組み合わせた
不純物ドーピング法によって、半導体基板の主面にＭＩ
ＳＦＥＴのチャネル領域を形成するにあたり、以下の工
程（ａ）〜（ｅ）を含むことを特徴とする半導体集積回
路装置の製造方法； （ａ）半導体基板の主面に素子分離溝を形成する工程、
（ｂ）前記素子分離溝が形成された前記半導体基板の主
面にゲート絶縁膜を形成する工程、（ｃ）前記ゲート絶
縁膜の上部にゲート電極用導電膜の一部を形成する工
程、（ｄ）前記ゲート電極用導電膜の一部が形成された
前記半導体基板の主面に対して斜め方向から、前記チャ
ネル領域を形成するための不純物をイオン打ち込みする
工程、（ｅ）前記ゲート電極用導電膜の一部の上部に前
記ゲート電極用導電膜の残部を形成した後、前記ゲート
電極用導電膜の一部および残部をパターニングしてゲー
ト電極を形成する工程。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、前記不純物は、ホウ素を含むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327587A JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10327587A JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150878A true JP2000150878A (ja) | 2000-05-30 |
Family
ID=18200727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10327587A Withdrawn JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150878A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056270A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 디램 셀 제조방법 |
| US6613635B2 (en) | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
| US6664602B2 (en) * | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-11-18 JP JP10327587A patent/JP2000150878A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613635B2 (en) | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
| KR20020056270A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 디램 셀 제조방법 |
| US6664602B2 (en) * | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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