JP2000150878A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2000150878A JP2000150878A JP10327587A JP32758798A JP2000150878A JP 2000150878 A JP2000150878 A JP 2000150878A JP 10327587 A JP10327587 A JP 10327587A JP 32758798 A JP32758798 A JP 32758798A JP 2000150878 A JP2000150878 A JP 2000150878A
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Abstract
(57)【要約】
【課題】 基板にイオン注入したチャネル形成用の不純
物が素子分離溝の酸化シリコン膜中に偏析し、活性領域
の端部で不純物濃度が低下することによって生じるMI
SFETの特性劣化を防止する。 【解決手段】 半導体基板1の主面に素子分離溝3を形
成した後、チャネル形成用のp型不純物、例えばB(ホ
ウ素)をイオン打ち込みしてp型チャネル領域を形成す
る。このp型チャネル領域は、p型不純物を半導体基板
1の主面に対して斜め方向から打ち込んで形成する。
物が素子分離溝の酸化シリコン膜中に偏析し、活性領域
の端部で不純物濃度が低下することによって生じるMI
SFETの特性劣化を防止する。 【解決手段】 半導体基板1の主面に素子分離溝3を形
成した後、チャネル形成用のp型不純物、例えばB(ホ
ウ素)をイオン打ち込みしてp型チャネル領域を形成す
る。このp型チャネル領域は、p型不純物を半導体基板
1の主面に対して斜め方向から打ち込んで形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、不純物ドーピング法によっ
てMISFET(Metal Insulator Semiconductor Field
Effect Transistor) のチャネル領域を形成するプロセ
スに適用して有効な技術に関するものである。
置の製造技術に関し、特に、不純物ドーピング法によっ
てMISFET(Metal Insulator Semiconductor Field
Effect Transistor) のチャネル領域を形成するプロセ
スに適用して有効な技術に関するものである。
【0002】
【従来の技術】シリコン基板(ウエハ)の主面にウエル
を形成したり、MISFETのチャネル領域やソース、
ドレインを形成したりするには、イオン注入とアニール
(熱処理)とを組み合わせた不純物ドーピング法が用い
られている。
を形成したり、MISFETのチャネル領域やソース、
ドレインを形成したりするには、イオン注入とアニール
(熱処理)とを組み合わせた不純物ドーピング法が用い
られている。
【0003】例えば基板にp型ウエルを形成し、次いで
このp型ウエルにnチャネル型MISFETを形成する
一般的なプロセスを説明すると、まず基板の表面に素子
分離領域を形成した後、薄い酸化シリコン膜を通して基
板の比較的深い領域にホウ素(B)やフッ化ホウ素(B
F2 )などのp型不純物をイオン注入し、さらに基板の
浅い領域にBやBF2 などのp型不純物をイオン注入す
る。次に、窒素などの不活性ガス雰囲気中で基板をアニ
ールして上記p型不純物を基板中に拡散させることによ
り、基板の比較的深い領域にp型ウエルを形成し、浅い
領域にp型チャネル領域を形成する。次に、上記p型ウ
エルの表面にゲート酸化膜を形成し、続いてこのゲート
酸化膜の上部に堆積した多結晶シリコン膜などの導電膜
をパターニングしてゲート電極を形成した後、p型ウエ
ルにリン(P)やヒ素(As)などのn型不純物をイオ
ン注入し、不活性ガス雰囲気中で基板をアニールして上
記n型不純物を拡散させることにより、ソース、ドレイ
ン(n型半導体領域)を形成する。
このp型ウエルにnチャネル型MISFETを形成する
一般的なプロセスを説明すると、まず基板の表面に素子
分離領域を形成した後、薄い酸化シリコン膜を通して基
板の比較的深い領域にホウ素(B)やフッ化ホウ素(B
F2 )などのp型不純物をイオン注入し、さらに基板の
浅い領域にBやBF2 などのp型不純物をイオン注入す
る。次に、窒素などの不活性ガス雰囲気中で基板をアニ
ールして上記p型不純物を基板中に拡散させることによ
り、基板の比較的深い領域にp型ウエルを形成し、浅い
領域にp型チャネル領域を形成する。次に、上記p型ウ
エルの表面にゲート酸化膜を形成し、続いてこのゲート
酸化膜の上部に堆積した多結晶シリコン膜などの導電膜
をパターニングしてゲート電極を形成した後、p型ウエ
ルにリン(P)やヒ素(As)などのn型不純物をイオ
ン注入し、不活性ガス雰囲気中で基板をアニールして上
記n型不純物を拡散させることにより、ソース、ドレイ
ン(n型半導体領域)を形成する。
【0004】ところで、ディープサブミクロンの設計ル
ールによって製造される最先端のデバイスは、基板に形
成した浅い溝に酸化シリコン膜を埋め込んだ素子分離溝
によって素子分離領域を形成している。このような素子
分離溝によって形成された素子分離領域は、活性領域の
端部にバーズビーク(bird's beak) が生じないため、L
OCOS(選択酸化)法によって形成される同一寸法の
素子分離用酸化膜(フィールド酸化膜)に比べて活性領
域の実効的な面積を大きくすることができるという利点
がある。
ールによって製造される最先端のデバイスは、基板に形
成した浅い溝に酸化シリコン膜を埋め込んだ素子分離溝
によって素子分離領域を形成している。このような素子
分離溝によって形成された素子分離領域は、活性領域の
端部にバーズビーク(bird's beak) が生じないため、L
OCOS(選択酸化)法によって形成される同一寸法の
素子分離用酸化膜(フィールド酸化膜)に比べて活性領
域の実効的な面積を大きくすることができるという利点
がある。
【0005】しかし、上記のような素子分離溝が形成さ
れた基板に前述したチャネル形成用の不純物(ホウ素)
をイオン注入してアニールを行なうと、ホウ素の一部が
素子分離溝の酸化シリコン膜中に偏析し、特に微細なM
ISFETにおいては、チャネル幅方向に沿った活性領
域の端部近傍でホウ素濃度が急激に低下する結果、しき
い値電圧( Vth) が低下し、素子の特性がばらついた
り、劣化したりするという問題が生じる。
れた基板に前述したチャネル形成用の不純物(ホウ素)
をイオン注入してアニールを行なうと、ホウ素の一部が
素子分離溝の酸化シリコン膜中に偏析し、特に微細なM
ISFETにおいては、チャネル幅方向に沿った活性領
域の端部近傍でホウ素濃度が急激に低下する結果、しき
い値電圧( Vth) が低下し、素子の特性がばらついた
り、劣化したりするという問題が生じる。
【0006】例えばアイ・イー・イー・イーに記載され
た文献(IEEE Transaction on Electron Devices, vol.3
6, pp1110-1116) は、上記した問題の対策として、素子
分離領域の基板表面をエッチングして溝を形成した後、
この溝の内部に酸化シリコン膜を埋め込む工程に先立
ち、溝の側壁に露出した基板にホウ素をイオン注入する
ことにより、その後のアニールによって生じる活性領域
端部でのホウ素濃度の低下を補償する技術を開示してい
る。
た文献(IEEE Transaction on Electron Devices, vol.3
6, pp1110-1116) は、上記した問題の対策として、素子
分離領域の基板表面をエッチングして溝を形成した後、
この溝の内部に酸化シリコン膜を埋め込む工程に先立
ち、溝の側壁に露出した基板にホウ素をイオン注入する
ことにより、その後のアニールによって生じる活性領域
端部でのホウ素濃度の低下を補償する技術を開示してい
る。
【0007】
【発明が解決しようとする課題】しかし、上記文献に記
載された対策は、MISFETを形成するプロセスの初
期段階で溝の側壁にホウ素を注入するため、その後の工
程で行なわれる何度かのアニール(例えば溝の内部に埋
め込んだ酸化シリコン膜を焼き締めるためのアニール
や、ウエル形成のためのアニールなど)の影響により、
ホウ素の偏析を十分に抑えることが難しいという問題が
ある。
載された対策は、MISFETを形成するプロセスの初
期段階で溝の側壁にホウ素を注入するため、その後の工
程で行なわれる何度かのアニール(例えば溝の内部に埋
め込んだ酸化シリコン膜を焼き締めるためのアニール
や、ウエル形成のためのアニールなど)の影響により、
ホウ素の偏析を十分に抑えることが難しいという問題が
ある。
【0008】また上記対策は、nチャネル型MISFE
Tにおいては、ある程度の効果が期待できるものの、p
チャネル型MISFETの場合は、上記したホウ素の注
入によって活性領域の端部に形成されるp型半導体領域
を介してソース、ドレイン(p型半導体領域)間が導通
してしまうために適用することができない。この場合、
pチャネル型MISFET形成領域をフォトレジスト膜
で覆い、nチャネル型MISFET形成領域の基板のみ
に上記したホウ素の注入を行なうことも考えられるが、
基板に素子分離用の深い溝が形成された状態でその表面
にフォトレジスト膜を形成すると、下地段差の影響によ
ってレジストパターンの寸法精度が低下するために、n
チャネル型MISFET形成領域の基板のみに選択的に
ホウ素を注入することは困難である。
Tにおいては、ある程度の効果が期待できるものの、p
チャネル型MISFETの場合は、上記したホウ素の注
入によって活性領域の端部に形成されるp型半導体領域
を介してソース、ドレイン(p型半導体領域)間が導通
してしまうために適用することができない。この場合、
pチャネル型MISFET形成領域をフォトレジスト膜
で覆い、nチャネル型MISFET形成領域の基板のみ
に上記したホウ素の注入を行なうことも考えられるが、
基板に素子分離用の深い溝が形成された状態でその表面
にフォトレジスト膜を形成すると、下地段差の影響によ
ってレジストパターンの寸法精度が低下するために、n
チャネル型MISFET形成領域の基板のみに選択的に
ホウ素を注入することは困難である。
【0009】本発明の目的は、基板にイオン注入したチ
ャネル形成用の不純物が素子分離溝の酸化シリコン膜中
に偏析し、活性領域の端部でその濃度が低下することに
よって生じるMISFETの特性劣化を防止する技術を
提供することにある。
ャネル形成用の不純物が素子分離溝の酸化シリコン膜中
に偏析し、活性領域の端部でその濃度が低下することに
よって生じるMISFETの特性劣化を防止する技術を
提供することにある。
【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0012】(1)本発明の半導体集積回路装置の製造
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程(a)〜(b)を含んでい
る。
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程(a)〜(b)を含んでい
る。
【0013】(a)半導体基板の主面に素子分離溝を形
成する工程、(b)前記素子分離溝が形成された前記半
導体基板の主面に対して斜め方向から、前記チャネル領
域を形成するための不純物をイオン打ち込みする工程。
成する工程、(b)前記素子分離溝が形成された前記半
導体基板の主面に対して斜め方向から、前記チャネル領
域を形成するための不純物をイオン打ち込みする工程。
【0014】(2)本発明の半導体集積回路装置の製造
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程(a)〜(e)を含んでい
る。
方法は、イオン注入とアニールとを組み合わせた不純物
ドーピング法を用いて半導体基板に不純物ドープ層を形
成するにあたり、以下の工程(a)〜(e)を含んでい
る。
【0015】(a)半導体基板の主面に素子分離溝を形
成する工程、(b)前記素子分離溝が形成された前記半
導体基板の主面にゲート絶縁膜を形成する工程、(c)
前記ゲート絶縁膜の上部にゲート電極用導電膜の一部を
形成する工程、(d)前記ゲート電極用導電膜の一部が
形成された前記半導体基板の主面に対して斜め方向か
ら、チャネル領域を形成するための不純物をイオン打ち
込みする工程、(e)前記ゲート電極用導電膜の一部の
上部に前記ゲート電極用導電膜の残部を形成した後、前
記ゲート電極用導電膜の一部および残部をパターニング
してゲート電極を形成する工程。
成する工程、(b)前記素子分離溝が形成された前記半
導体基板の主面にゲート絶縁膜を形成する工程、(c)
前記ゲート絶縁膜の上部にゲート電極用導電膜の一部を
形成する工程、(d)前記ゲート電極用導電膜の一部が
形成された前記半導体基板の主面に対して斜め方向か
ら、チャネル領域を形成するための不純物をイオン打ち
込みする工程、(e)前記ゲート電極用導電膜の一部の
上部に前記ゲート電極用導電膜の残部を形成した後、前
記ゲート電極用導電膜の一部および残部をパターニング
してゲート電極を形成する工程。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【0017】(実施の形態1)本実施の形態によるDR
AM(Dynamic Random Access Memory)の製造方法を図1
〜図14を用いて工程順に説明する。
AM(Dynamic Random Access Memory)の製造方法を図1
〜図14を用いて工程順に説明する。
【0018】まず、図1に示すように、p型で比抵抗が
10Ωcm程度の単結晶シリコンからなる半導体基板(ウ
エハ)1の主面上に窒化シリコン膜2を形成した後、こ
の窒化シリコン膜2をマスクに用いて半導体基板1をド
ライエッチングすることにより、半導体基板1の一部
(素子分離溝を形成する領域)に深さ300〜400nm
程度の溝3aを形成する。
10Ωcm程度の単結晶シリコンからなる半導体基板(ウ
エハ)1の主面上に窒化シリコン膜2を形成した後、こ
の窒化シリコン膜2をマスクに用いて半導体基板1をド
ライエッチングすることにより、半導体基板1の一部
(素子分離溝を形成する領域)に深さ300〜400nm
程度の溝3aを形成する。
【0019】次に、図2に示すように、溝3aの内部を
含む半導体基板1上にCVD法で酸化シリコン膜4を堆
積し、続いて半導体基板1を1000℃程度の温度でア
ニールして酸化シリコン膜4を焼き締め(緻密化)した
後、酸化シリコン膜4を化学的機械研磨(Chemical Mech
anical Polishing; CMP) 法で研磨して溝3aの内部
のみに残すことにより、酸化シリコン膜4が埋め込まれ
た素子分離溝3を形成する。
含む半導体基板1上にCVD法で酸化シリコン膜4を堆
積し、続いて半導体基板1を1000℃程度の温度でア
ニールして酸化シリコン膜4を焼き締め(緻密化)した
後、酸化シリコン膜4を化学的機械研磨(Chemical Mech
anical Polishing; CMP) 法で研磨して溝3aの内部
のみに残すことにより、酸化シリコン膜4が埋め込まれ
た素子分離溝3を形成する。
【0020】図3は、DRAMのメモリセルを形成する
領域(メモリアレイ)の一部を示す半導体基板1の平面
図である。図示のように、上記素子分離溝3を形成する
ことにより、メモリアレイには周囲を素子分離溝3で囲
まれた細長い島状のパターンで構成された活性領域Lが
形成される。また、図示しない周辺回路を形成する領域
にも素子分離溝3で囲まれた活性領域が形成される。
領域(メモリアレイ)の一部を示す半導体基板1の平面
図である。図示のように、上記素子分離溝3を形成する
ことにより、メモリアレイには周囲を素子分離溝3で囲
まれた細長い島状のパターンで構成された活性領域Lが
形成される。また、図示しない周辺回路を形成する領域
にも素子分離溝3で囲まれた活性領域が形成される。
【0021】次に、図4に示すように、半導体基板1の
周辺回路形成領域をフォトレジスト膜5で覆い、メモリ
セル形成領域にn型不純物、例えばP(リン)をイオン
打ち込みする。このn型不純物は、半導体基板1の主面
に対してほぼ垂直な方向から打ち込む。
周辺回路形成領域をフォトレジスト膜5で覆い、メモリ
セル形成領域にn型不純物、例えばP(リン)をイオン
打ち込みする。このn型不純物は、半導体基板1の主面
に対してほぼ垂直な方向から打ち込む。
【0022】次に、上記フォトレジスト膜5を除去した
後、図5に示すように、半導体基板1の周辺回路形成領
域の一部(n型ウエル形成領域)をフォトレジスト膜6
で覆い、メモリセル形成領域と周辺回路形成領域の他の
一部(p型ウエル形成領域)とにウエル形成用のp型不
純物、例えばB(ホウ素)をイオン打ち込みする。この
p型不純物は、半導体基板1の主面に対してほぼ垂直な
方向から打ち込む。
後、図5に示すように、半導体基板1の周辺回路形成領
域の一部(n型ウエル形成領域)をフォトレジスト膜6
で覆い、メモリセル形成領域と周辺回路形成領域の他の
一部(p型ウエル形成領域)とにウエル形成用のp型不
純物、例えばB(ホウ素)をイオン打ち込みする。この
p型不純物は、半導体基板1の主面に対してほぼ垂直な
方向から打ち込む。
【0023】続いて、図6に示すように、半導体基板1
のメモリセル形成領域と周辺回路形成領域の他の一部
(p型ウエル形成領域)とにチャネル領域を形成するた
めのp型不純物、例えばB(ホウ素)をイオン打ち込み
する。このp型不純物は、半導体基板1の主面に対して
斜め方向から打ち込む。このとき、例えば半導体基板
(ウエハ)1を水平面内で90度ずつ回転させ、p型不
純物を4回イオン打ち込みする。また、このときのp型
不純物の入射角度(θ)は、15〜60度程度の範囲内
とし、好ましくは45度程度とする。
のメモリセル形成領域と周辺回路形成領域の他の一部
(p型ウエル形成領域)とにチャネル領域を形成するた
めのp型不純物、例えばB(ホウ素)をイオン打ち込み
する。このp型不純物は、半導体基板1の主面に対して
斜め方向から打ち込む。このとき、例えば半導体基板
(ウエハ)1を水平面内で90度ずつ回転させ、p型不
純物を4回イオン打ち込みする。また、このときのp型
不純物の入射角度(θ)は、15〜60度程度の範囲内
とし、好ましくは45度程度とする。
【0024】次に、上記フォトレジスト膜6を除去した
後、図7に示すように、半導体基板1のメモリセル形成
領域と周辺回路形成領域の一部(p型ウエル形成領域)
とをフォトレジスト膜7で覆い、周辺回路形成領域の他
の一部(n型ウエル形成領域)にウエル形成用のn型不
純物、例えばP(リン)をイオン打ち込みする。このn
型不純物は、半導体基板1の主面に対してほぼ垂直な方
向からイオン打ち込みする。
後、図7に示すように、半導体基板1のメモリセル形成
領域と周辺回路形成領域の一部(p型ウエル形成領域)
とをフォトレジスト膜7で覆い、周辺回路形成領域の他
の一部(n型ウエル形成領域)にウエル形成用のn型不
純物、例えばP(リン)をイオン打ち込みする。このn
型不純物は、半導体基板1の主面に対してほぼ垂直な方
向からイオン打ち込みする。
【0025】続いて、図8に示すように、半導体基板1
の周辺回路形成領域の他の一部(n型ウエル形成領域)
にチャネル領域を形成するためのp型不純物、例えばB
(ホウ素)をイオン打ち込みする。このp型不純物は、
半導体基板1の主面に対して斜め方向からイオン打ち込
みする。このとき、例えば半導体基板(ウエハ)1を水
平面内で90度ずつ回転させ、p型不純物を4回イオン
打ち込みする。また、このときのp型不純物の入射角度
(θ)は、15〜60度程度の範囲内とし、好ましくは
45度程度とする。
の周辺回路形成領域の他の一部(n型ウエル形成領域)
にチャネル領域を形成するためのp型不純物、例えばB
(ホウ素)をイオン打ち込みする。このp型不純物は、
半導体基板1の主面に対して斜め方向からイオン打ち込
みする。このとき、例えば半導体基板(ウエハ)1を水
平面内で90度ずつ回転させ、p型不純物を4回イオン
打ち込みする。また、このときのp型不純物の入射角度
(θ)は、15〜60度程度の範囲内とし、好ましくは
45度程度とする。
【0026】次に、上記フォトレジスト膜7を除去した
後、半導体基板1をアニールして上記n型不純物および
p型不純物を半導体基板1中に拡散させる。これによ
り、図9に示すように、メモリセル形成領域の半導体基
板1の深い領域にはn型ウエル8が形成され、比較的深
い領域にはp型ウエル9が形成され、このp型ウエル9
の浅い領域にはp型チャネル領域11が形成される。ま
た、周辺回路形成領域の半導体基板1の比較的深い領域
にはp型ウエル9およびn型ウエル10が形成され、こ
れらのp型ウエル9およびn型ウエル10のそれぞれの
浅い領域にはp型チャネル領域11が形成される。
後、半導体基板1をアニールして上記n型不純物および
p型不純物を半導体基板1中に拡散させる。これによ
り、図9に示すように、メモリセル形成領域の半導体基
板1の深い領域にはn型ウエル8が形成され、比較的深
い領域にはp型ウエル9が形成され、このp型ウエル9
の浅い領域にはp型チャネル領域11が形成される。ま
た、周辺回路形成領域の半導体基板1の比較的深い領域
にはp型ウエル9およびn型ウエル10が形成され、こ
れらのp型ウエル9およびn型ウエル10のそれぞれの
浅い領域にはp型チャネル領域11が形成される。
【0027】なお、メモリセル形成領域のn型半導体領
域8は、入出力回路などから半導体基板1を通じてp型
ウエル9にノイズが侵入するのを防止するために形成さ
れる。また、デバイスの設計仕様により、p型チャネル
領域11の不純物濃度をnチャネル型MISFETとp
チャネル型MISFETとで同じにしてもよい場合に
は、チャネル領域を形成するためのp型不純物を半導体
基板1の全面に斜め方向からイオン打ち込みし、n型ウ
エル8のp型チャネル領域11とp型ウエルのp型チャ
ネル領域11とを同時に形成してもよい。
域8は、入出力回路などから半導体基板1を通じてp型
ウエル9にノイズが侵入するのを防止するために形成さ
れる。また、デバイスの設計仕様により、p型チャネル
領域11の不純物濃度をnチャネル型MISFETとp
チャネル型MISFETとで同じにしてもよい場合に
は、チャネル領域を形成するためのp型不純物を半導体
基板1の全面に斜め方向からイオン打ち込みし、n型ウ
エル8のp型チャネル領域11とp型ウエルのp型チャ
ネル領域11とを同時に形成してもよい。
【0028】次に、図10に示すように、p型ウエル9
およびn型ウエル10の表面をHF(フッ酸)系の洗浄
液で洗浄した後、半導体基板1をウェット酸化すること
により、p型ウエル9およびn型ウエル10の表面に清
浄なゲート酸化膜12を形成する。
およびn型ウエル10の表面をHF(フッ酸)系の洗浄
液で洗浄した後、半導体基板1をウェット酸化すること
により、p型ウエル9およびn型ウエル10の表面に清
浄なゲート酸化膜12を形成する。
【0029】次に、図11および図12に示すように、
ゲート酸化膜12の上部にゲート電極13A(ワード線
WL)およびゲート電極13B、13C、13Dを形成
する。ゲート電極13A(ワード線WL)およびゲート
電極13B〜13Dは、例えばP(リン)などのn型不
純物をドープした多結晶シリコン膜を半導体基板1上に
CVD法で堆積し、次いでその上部にWN(タングステ
ンナイトライド)膜とW膜とをスパッタリング法で堆積
し、さらにその上部に窒化シリコン膜14をCVD法で
堆積した後、フォトレジスト膜をマスクにしてこれらの
膜をパターニングすることにより形成する。
ゲート酸化膜12の上部にゲート電極13A(ワード線
WL)およびゲート電極13B、13C、13Dを形成
する。ゲート電極13A(ワード線WL)およびゲート
電極13B〜13Dは、例えばP(リン)などのn型不
純物をドープした多結晶シリコン膜を半導体基板1上に
CVD法で堆積し、次いでその上部にWN(タングステ
ンナイトライド)膜とW膜とをスパッタリング法で堆積
し、さらにその上部に窒化シリコン膜14をCVD法で
堆積した後、フォトレジスト膜をマスクにしてこれらの
膜をパターニングすることにより形成する。
【0030】次に、図13に示すように、n型ウエル1
0にp型不純物、例えばB(ホウ素)をイオン打ち込み
してゲート電極13Cの両側のn型ウエル10にp- 型
半導体領域15を形成する。また、p型ウエル9にn型
不純物、例えばP(リン)をイオン打ち込みしてゲート
電極13Aの両側のp型ウエル9にn- 型半導体領域1
6を形成し、ゲート電極13Bの両側のp型ウエル9に
n- 型半導体領域16を形成する。ここまでの工程によ
り、メモリセル選択用MISFETQsが略完成する。
前記図12中の符号GLは、メモリセル選択用MISF
ETQsのゲート電極13Aのチャネル長を示し、符号
GWはチャネル幅を示している。
0にp型不純物、例えばB(ホウ素)をイオン打ち込み
してゲート電極13Cの両側のn型ウエル10にp- 型
半導体領域15を形成する。また、p型ウエル9にn型
不純物、例えばP(リン)をイオン打ち込みしてゲート
電極13Aの両側のp型ウエル9にn- 型半導体領域1
6を形成し、ゲート電極13Bの両側のp型ウエル9に
n- 型半導体領域16を形成する。ここまでの工程によ
り、メモリセル選択用MISFETQsが略完成する。
前記図12中の符号GLは、メモリセル選択用MISF
ETQsのゲート電極13Aのチャネル長を示し、符号
GWはチャネル幅を示している。
【0031】次に、図14に示すように、半導体基板1
上にCVD法で窒化シリコン膜17を堆積した後、メモ
リセル形成領域の窒化シリコン膜17をフォトレジスト
膜(図示せず)で覆い、周辺回路形成領域の窒化シリコ
ン膜17を異方性エッチングすることにより、ゲート電
極13B〜13Dの側壁にサイドウォールスペーサ18
を形成する。
上にCVD法で窒化シリコン膜17を堆積した後、メモ
リセル形成領域の窒化シリコン膜17をフォトレジスト
膜(図示せず)で覆い、周辺回路形成領域の窒化シリコ
ン膜17を異方性エッチングすることにより、ゲート電
極13B〜13Dの側壁にサイドウォールスペーサ18
を形成する。
【0032】続いて、周辺回路形成領域のn型ウエル1
0にp型不純物、例えばB(ホウ素)をイオン打ち込み
してpチャネル型MISFETQpのp+ 型半導体領域
20(ソース、ドレイン)を形成し、周辺回路形成領域
のp型ウエル9にn型不純物、例えばAs(ヒ素)をイ
オン打ち込みしてnチャネル型MISFETQnのn+
型半導体領域21(ソース、ドレイン)を形成する。こ
こまでの工程により、LDD(Lightly Doped Drain) 構
造を備えたpチャネル型MISFETQpおよびnチャ
ネル型MISFETQnが略完成する。
0にp型不純物、例えばB(ホウ素)をイオン打ち込み
してpチャネル型MISFETQpのp+ 型半導体領域
20(ソース、ドレイン)を形成し、周辺回路形成領域
のp型ウエル9にn型不純物、例えばAs(ヒ素)をイ
オン打ち込みしてnチャネル型MISFETQnのn+
型半導体領域21(ソース、ドレイン)を形成する。こ
こまでの工程により、LDD(Lightly Doped Drain) 構
造を備えたpチャネル型MISFETQpおよびnチャ
ネル型MISFETQnが略完成する。
【0033】図示は省略するが、その後、メモリセル選
択用MISFETQsの上部にビット線および情報蓄積
用容量素子を形成し、その上部に2、3層のAl(アル
ミニウム)配線を形成することにより、DRAMが完成
する。
択用MISFETQsの上部にビット線および情報蓄積
用容量素子を形成し、その上部に2、3層のAl(アル
ミニウム)配線を形成することにより、DRAMが完成
する。
【0034】図15は、p型チャネル領域11のホウ素
濃度変化を示すグラフであり、横軸は素子分離溝3の端
部からの距離、縦軸はホウ素濃度を示している。また、
図16は、MISFETのチャネル幅としきい値電圧(
Vth) との関係を示すグラフである。図示のように、本
実施の形態によれば素子分離溝3の端部近傍におけるホ
ウ素の偏析が抑制された結果、しきい値電圧(Vth)
の低減を抑制することができた。
濃度変化を示すグラフであり、横軸は素子分離溝3の端
部からの距離、縦軸はホウ素濃度を示している。また、
図16は、MISFETのチャネル幅としきい値電圧(
Vth) との関係を示すグラフである。図示のように、本
実施の形態によれば素子分離溝3の端部近傍におけるホ
ウ素の偏析が抑制された結果、しきい値電圧(Vth)
の低減を抑制することができた。
【0035】(実施の形態2)本実施の形態によるDR
AMの製造方法を図17〜図20を用いて工程順に説明
する。
AMの製造方法を図17〜図20を用いて工程順に説明
する。
【0036】まず、図17に示すように、前記実施の形
態1の図1〜図9に示す方法に従って半導体基板1の主
面に素子分離溝3、n型ウエル8、p型ウエル9および
n型ウエル10を形成する。ただし、ここまでの工程で
は、p型チャネル領域11を形成するための不純物のイ
オン打ち込みは行なわない。
態1の図1〜図9に示す方法に従って半導体基板1の主
面に素子分離溝3、n型ウエル8、p型ウエル9および
n型ウエル10を形成する。ただし、ここまでの工程で
は、p型チャネル領域11を形成するための不純物のイ
オン打ち込みは行なわない。
【0037】次に、図18に示すように、前述した方法
でp型ウエル9およびn型ウエル10の表面に清浄なゲ
ート酸化膜12を形成した後、ゲート酸化膜12の上部
にゲート電極材料の一部を構成する多結晶シリコン膜2
3を薄く(10nm程度)堆積する。
でp型ウエル9およびn型ウエル10の表面に清浄なゲ
ート酸化膜12を形成した後、ゲート酸化膜12の上部
にゲート電極材料の一部を構成する多結晶シリコン膜2
3を薄く(10nm程度)堆積する。
【0038】次に、図19に示すように、半導体基板1
の全面にチャネル形成用のp型不純物、例えばB(ホウ
素)をイオン打ち込みしてp型チャネル領域11を形成
する。前記実施の形態1と同様、このp型チャネル領域
11は、p型不純物を半導体基板1の主面に対して斜め
方向から打ち込んで形成する。
の全面にチャネル形成用のp型不純物、例えばB(ホウ
素)をイオン打ち込みしてp型チャネル領域11を形成
する。前記実施の形態1と同様、このp型チャネル領域
11は、p型不純物を半導体基板1の主面に対して斜め
方向から打ち込んで形成する。
【0039】その後、図20に示すように、半導体基板
1上に多結晶シリコン膜、WN膜およびW膜を堆積し、
さらにその上部に窒化シリコン膜14を堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をパターニン
グすることにより、ゲート電極13A(ワード線WL)
およびゲート電極13B、13C、13Dを形成する。
その後の工程は前記実施の形態1と同じである。
1上に多結晶シリコン膜、WN膜およびW膜を堆積し、
さらにその上部に窒化シリコン膜14を堆積した後、フ
ォトレジスト膜をマスクにしてこれらの膜をパターニン
グすることにより、ゲート電極13A(ワード線WL)
およびゲート電極13B、13C、13Dを形成する。
その後の工程は前記実施の形態1と同じである。
【0040】本実施の形態によれば、ゲート酸化膜12
を形成するに至るまでのすべてのアニール工程が完了し
た後に、チャネル領域を形成するためのp型不純物のイ
オン打ち込みを行なうので、このp型不純物(ホウ素)
が高温のアニールに晒される機会が少なくなり、その偏
析がほとんど生じない。
を形成するに至るまでのすべてのアニール工程が完了し
た後に、チャネル領域を形成するためのp型不純物のイ
オン打ち込みを行なうので、このp型不純物(ホウ素)
が高温のアニールに晒される機会が少なくなり、その偏
析がほとんど生じない。
【0041】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【0042】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0043】本発明によれば、チャネル領域を形成する
ためp型不純物の偏析を抑制し、素子分離領域近傍にお
ける不純物濃度の低下に起因するしきい値電圧の低下を
抑制することができるので、微細化されたMISFET
で回路を構成するLSIの製造歩留まりおよび信頼性を
向上させることができる。
ためp型不純物の偏析を抑制し、素子分離領域近傍にお
ける不純物濃度の低下に起因するしきい値電圧の低下を
抑制することができるので、微細化されたMISFET
で回路を構成するLSIの製造歩留まりおよび信頼性を
向上させることができる。
【図1】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図2】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図3】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図4】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図5】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図6】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図7】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図8】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図9】本発明の実施の形態1であるDRAMの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図10】本発明の実施の形態1であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図11】本発明の実施の形態1であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図12】本発明の実施の形態1であるMISFETの
製造方法を示す半導体基板の要部平面図である。
製造方法を示す半導体基板の要部平面図である。
【図13】本発明の実施の形態1であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図14】本発明の実施の形態1であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図15】p型チャネル領域における素子分離溝端部か
らの距離と不純物濃度の関係を示すグラフである。
らの距離と不純物濃度の関係を示すグラフである。
【図16】チャネル幅としきい値電圧との関係を示すグ
ラフである。
ラフである。
【図17】本発明の実施の形態2であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図18】本発明の実施の形態2であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図19】本発明の実施の形態2であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図20】本発明の実施の形態2であるMISFETの
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
1 半導体基板(ウエハ) 2 窒化シリコン膜 3 素子分離溝 3a 溝 4 酸化シリコン膜 5 フォトレジスト膜 6 フォトレジスト膜 7 フォトレジスト膜 8 n型ウエル 9 p型ウエル 10 n型ウエル 11 p型チャネル領域 12 ゲート酸化膜 13A〜13D ゲート電極 14 窒化シリコン膜 15 p- 型半導体領域 16 n- 型半導体領域 17 窒化シリコン膜 18 サイドウォールスペーサ 20 p+ 型半導体領域(ソース、ドレイン) 21 n+ 型半導体領域(ソース、ドレイン) 23 多結晶シリコン膜 L 活性領域 Qn nチャネル型MISFET Qp pチャネル型MISFET WL ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/8242 (72)発明者 朝倉 久雄 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 兵間 政浩 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鈴木 範夫 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 5F032 AA44 AA66 AA69 AA77 CA17 DA02 DA23 DA33 5F040 DA06 DB03 DB09 DC01 EA08 EC02 EC04 EC07 EE05 EF02 EJ03 EK05 FA03 FA07 FA15 FA17 FA18 FA19 FB02 FB04 FC10 FC13 5F048 AA07 AB01 AB06 AB07 AC01 AC03 AC10 BA01 BB06 BB09 BB13 BC06 BD04 BE03 BF02 BG14 DA19 DA20 DA27 5F083 AD21 GA30 JA36 JA39 JA40 NA01 PR37 PR40 PR43 PR44 PR53 PR54
Claims (6)
- 【請求項1】 イオン注入とアニールとを組み合わせた
不純物ドーピング法によって、半導体基板の主面にMI
SFETのチャネル領域を形成するにあたり、以下の工
程(a)〜(b)を含むことを特徴とする半導体集積回
路装置の製造方法; (a)半導体基板の主面に素子分離溝を形成する工程、
(b)前記素子分離溝が形成された前記半導体基板の主
面に対して斜め方向から、前記チャネル領域を形成する
ための不純物をイオン打ち込みする工程。 - 【請求項2】 請求項1記載の半導体集積回路装置の製
造方法であって、前記不純物は、ホウ素を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項3】 請求項1記載の半導体集積回路装置の製
造方法であって、前記半導体基板の主面に対する前記不
純物の入射角度は、15〜60度であることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項4】 請求項1記載の半導体集積回路装置の製
造方法であって、前記素子分離溝は、前記半導体基板に
開孔した溝の内部に酸化シリコン膜を埋め込んで形成し
たものであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項5】 イオン注入とアニールとを組み合わせた
不純物ドーピング法によって、半導体基板の主面にMI
SFETのチャネル領域を形成するにあたり、以下の工
程(a)〜(e)を含むことを特徴とする半導体集積回
路装置の製造方法; (a)半導体基板の主面に素子分離溝を形成する工程、
(b)前記素子分離溝が形成された前記半導体基板の主
面にゲート絶縁膜を形成する工程、(c)前記ゲート絶
縁膜の上部にゲート電極用導電膜の一部を形成する工
程、(d)前記ゲート電極用導電膜の一部が形成された
前記半導体基板の主面に対して斜め方向から、前記チャ
ネル領域を形成するための不純物をイオン打ち込みする
工程、(e)前記ゲート電極用導電膜の一部の上部に前
記ゲート電極用導電膜の残部を形成した後、前記ゲート
電極用導電膜の一部および残部をパターニングしてゲー
ト電極を形成する工程。 - 【請求項6】 請求項5記載の半導体集積回路装置の製
造方法であって、前記不純物は、ホウ素を含むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10327587A JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10327587A JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000150878A true JP2000150878A (ja) | 2000-05-30 |
Family
ID=18200727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10327587A Withdrawn JP2000150878A (ja) | 1998-11-18 | 1998-11-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000150878A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020056270A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 디램 셀 제조방법 |
US6613635B2 (en) | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
US6664602B2 (en) * | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-11-18 JP JP10327587A patent/JP2000150878A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6613635B2 (en) | 2000-12-28 | 2003-09-02 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device having element isolation trench |
KR20020056270A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 디램 셀 제조방법 |
US6664602B2 (en) * | 2001-08-10 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |