JPS6143478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6143478A JPS6143478A JP59164968A JP16496884A JPS6143478A JP S6143478 A JPS6143478 A JP S6143478A JP 59164968 A JP59164968 A JP 59164968A JP 16496884 A JP16496884 A JP 16496884A JP S6143478 A JPS6143478 A JP S6143478A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、詳しくは、同一
半導体基板上にＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ ）構造のＭＩＳ （金属絶縁物半導体
）素子と、コントロールゲートＣＣＧ）およびフローテ
ィングゲート（ＦＧ）より成るメモリ素子とを有した半
導体装置の製造方法に関するものである。
半導体基板上にＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄＤｒａｉｎ ）構造のＭＩＳ （金属絶縁物半導体
）素子と、コントロールゲートＣＣＧ）およびフローテ
ィングゲート（ＦＧ）より成るメモリ素子とを有した半
導体装置の製造方法に関するものである。
［背景技術］
同一半導体基板上に周辺素子としてのＭＩＳ素子、たと
えばＭＯ８素子と、ＣＧおよびＦＧを有したＦＡＭＯ３
型等のＥＰＲＯＭ素子あるいはＥＡＲＯＭ素子を有した
ものが一般に知られている。
えばＭＯ８素子と、ＣＧおよびＦＧを有したＦＡＭＯ３
型等のＥＰＲＯＭ素子あるいはＥＡＲＯＭ素子を有した
ものが一般に知られている。
このような半導体装置は、周辺素子であるＭＯ８素子の
ホットキャリア対策のために、以下のような製法を行う
のが普通である。すなわち、メモリ素子とＲＯＭ素子の
ゲート電極加工後、低濃度の拡散層をつくるために第１
のイオン打込みを行う。その後、チップ全面にＣＶＤ５
ｉ○２等の絶縁膜を堆積した後異方性ドライエツチン
グによってゲート電極側面にサイドウオールを形成して
いる。このサイドウオールをマスクとして、高濃度の拡
散層をつくる“ための第２のイオン打込みを行っている
。この結果ゲート電極下部には低；農度の拡散層しか存
在しないいわゆるＬＤＤ構造が形成される。
ホットキャリア対策のために、以下のような製法を行う
のが普通である。すなわち、メモリ素子とＲＯＭ素子の
ゲート電極加工後、低濃度の拡散層をつくるために第１
のイオン打込みを行う。その後、チップ全面にＣＶＤ５
ｉ○２等の絶縁膜を堆積した後異方性ドライエツチン
グによってゲート電極側面にサイドウオールを形成して
いる。このサイドウオールをマスクとして、高濃度の拡
散層をつくる“ための第２のイオン打込みを行っている
。この結果ゲート電極下部には低；農度の拡散層しか存
在しないいわゆるＬＤＤ構造が形成される。
ところで、このようなＬＤＤＷ造によってＭＯ８素子の
ドレイン近傍の電界集中が緩和されホットキャリアの問
題は解決する。しかしながらこのような従来の製法にお
いては、メモリ素子のゲート電極下部にも低濃度の拡散
層が形成されるためにピンチオフ点近傍の電界も弱くな
る。メモリ素子への情報の蓄積はピンチオフ点近傍で発
生したホットキャリアをＦＧにとり込むことによって行
なねれるために、前述したように電界が弱まりホットキ
ャリアの発生が少なくなると、情報の蓄積の効率が悪く
なるという欠点を有する。
ドレイン近傍の電界集中が緩和されホットキャリアの問
題は解決する。しかしながらこのような従来の製法にお
いては、メモリ素子のゲート電極下部にも低濃度の拡散
層が形成されるためにピンチオフ点近傍の電界も弱くな
る。メモリ素子への情報の蓄積はピンチオフ点近傍で発
生したホットキャリアをＦＧにとり込むことによって行
なねれるために、前述したように電界が弱まりホットキ
ャリアの発生が少なくなると、情報の蓄積の効率が悪く
なるという欠点を有する。
なお、ＬＤＤ構造にライては、 ＩＥＥＥ丁ｒａｎｓ、
ｏｎＥｌｅｃｔ；ｒａｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ、
ＨＤ−２９，＆４，１９８２．のＰ５９０〜ρ５９６に
示されている。
ｏｎＥｌｅｃｔ；ｒａｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ、
ＨＤ−２９，＆４，１９８２．のＰ５９０〜ρ５９６に
示されている。
［発明の目的］
本発明の目的は、周辺素子のホットキャリア対策を施す
とともにメモリ素子の書込み特性の劣化をもたらさない
半導体装置の製造方法を提供するものである。
とともにメモリ素子の書込み特性の劣化をもたらさない
半導体装置の製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、メモリ素子の方は、ゲート絶縁膜の上にＦＧ
、メモリ素子の層間絶縁膜およびＣＧが順次形成される
。そして ＦＧおよびＣＧは電極材料を堆積した状態で
、そのゲート電極加工は行なわれていない。次に、ＦＧ
あるいはＣＧの電極材料のいずれかを用いて周辺素子の
電極材料としこれを堆積した後周辺素子のゲート加工を
行なっている。この後、半導体基板に低濃度の拡散層形
成のための第１のイオン打込みを行っている。さらに、
第１のイオン打込みの後、周辺素子のサイドウオールの
形成を行うとともに、ＦＧおよびＣＧの電極加工番行っ
て、高濃度の拡散層形成のための第２のイオン打込みを
行っている。
、メモリ素子の層間絶縁膜およびＣＧが順次形成される
。そして ＦＧおよびＣＧは電極材料を堆積した状態で
、そのゲート電極加工は行なわれていない。次に、ＦＧ
あるいはＣＧの電極材料のいずれかを用いて周辺素子の
電極材料としこれを堆積した後周辺素子のゲート加工を
行なっている。この後、半導体基板に低濃度の拡散層形
成のための第１のイオン打込みを行っている。さらに、
第１のイオン打込みの後、周辺素子のサイドウオールの
形成を行うとともに、ＦＧおよびＣＧの電極加工番行っ
て、高濃度の拡散層形成のための第２のイオン打込みを
行っている。
したがって、第１のイオン打込み時には、ＦＧあるいは
、ＦＧとＣＧがマスクとなりメモリ素子形成領域には低
濃度の拡散層が形成されず、ＦＧおよびＣＧの下部のチ
ャネル領域はＬＤＤ構造とならない。一方、周辺素子に
おいては、第２のイオン打込み時にそのサイドウオール
がマスクとなりＬＤＤ構造が形成される。このように、
周辺素子のホットキャリア対策を施すとともに、メモリ
素子の書込み時性を良好に保持することができる。
、ＦＧとＣＧがマスクとなりメモリ素子形成領域には低
濃度の拡散層が形成されず、ＦＧおよびＣＧの下部のチ
ャネル領域はＬＤＤ構造とならない。一方、周辺素子に
おいては、第２のイオン打込み時にそのサイドウオール
がマスクとなりＬＤＤ構造が形成される。このように、
周辺素子のホットキャリア対策を施すとともに、メモリ
素子の書込み時性を良好に保持することができる。
［実施例コ
以下本発明の半導体装置の製造方法の一実施例をＮ型の
メモリ素子、周辺素子の場合について第１図から第５図
に示す製造プロセス図を参照して説明する。
メモリ素子、周辺素子の場合について第１図から第５図
に示す製造プロセス図を参照して説明する。
第１図において、Ｐ型シリコン半導体基板１の−主面に
厚い５ｉ０２絶縁膜２およびゲートＳｉ○２絶縁膜３を
形成する。■しｈ制御のためのチャネルドープをあらか
じめ行った後に、基板１全面にＦＡＭＯ５素子のＦＧの
電極材料となる第１の多結晶シリコンを堆積する。本実
施例においては、メモリ素子となるＦＡＭＯ８を、図に
おいて左側の活性領域（メモリ素子形成領域）に形成し
、周辺素子となるＭＩＳ （ＭＯＳ）素子を右側の２個
所の活性領域（Ｍ Ｉ Ｓ素子形成領域）に形成する６
なお、ＭＯ５素子の電極材料をメモリ素子のＦＧおよび
ＣＧの電極材料あるいは、前記ＦＧおよびＣＧの電極材
料とは異なる電極材料の任意のものを選択的に使用でき
るが、実施例においては、真中の活性領域にはＦＧの電
極材料を用い、右側の活性領域にはＣＧの電極材料を用
いて説明する。
厚い５ｉ０２絶縁膜２およびゲートＳｉ○２絶縁膜３を
形成する。■しｈ制御のためのチャネルドープをあらか
じめ行った後に、基板１全面にＦＡＭＯ５素子のＦＧの
電極材料となる第１の多結晶シリコンを堆積する。本実
施例においては、メモリ素子となるＦＡＭＯ８を、図に
おいて左側の活性領域（メモリ素子形成領域）に形成し
、周辺素子となるＭＩＳ （ＭＯＳ）素子を右側の２個
所の活性領域（Ｍ Ｉ Ｓ素子形成領域）に形成する６
なお、ＭＯ５素子の電極材料をメモリ素子のＦＧおよび
ＣＧの電極材料あるいは、前記ＦＧおよびＣＧの電極材
料とは異なる電極材料の任意のものを選択的に使用でき
るが、実施例においては、真中の活性領域にはＦＧの電
極材料を用い、右側の活性領域にはＣＧの電極材料を用
いて説明する。
メモリ素子形成領域に形成した第１の多結晶シリコン４
はそのまま堆積させておく。そして真中のＭＩＳ素子形
成領域の第１の多結晶シリコンをエツチング加工してＭ
ＩＳ素子のゲート電極５とする。右側のＭＩＳ素子形成
領域の第１の多結晶シリコンはすべて除去する。
はそのまま堆積させておく。そして真中のＭＩＳ素子形
成領域の第１の多結晶シリコンをエツチング加工してＭ
ＩＳ素子のゲート電極５とする。右側のＭＩＳ素子形成
領域の第１の多結晶シリコンはすべて除去する。
第２図において、メモリ素子の層間絶縁膜たとえばＳｔ
○２膜６を形成した後、ＦＡＭＯ３素子のＣＧの電極材
□料となる第２の多結晶シリコンを基板１全面に堆積す
る。メモリ素子形成領域に形成した第２の多結晶シリコ
ン７はそのまま堆積させておく、そして真中のＭＩＳ素
子形成領域の第２の多結晶シリコンはすべて除去する。
○２膜６を形成した後、ＦＡＭＯ３素子のＣＧの電極材
□料となる第２の多結晶シリコンを基板１全面に堆積す
る。メモリ素子形成領域に形成した第２の多結晶シリコ
ン７はそのまま堆積させておく、そして真中のＭＩＳ素
子形成領域の第２の多結晶シリコンはすべて除去する。
また、右側のＭＩＳ素子形成領域の第２の多結晶シリコ
ンをエツチング加工してＭＩＳ素子のゲート電極８とす
る。
ンをエツチング加工してＭＩＳ素子のゲート電極８とす
る。
この状態において、低濃度のＮ″″型拡散拡散層９成す
るために、たとえば、リンを用いて第１のイオン打込み
を行う、このとき１周辺素子のＭＩＳ素子形成領域には
不純物がドープされるが、メモリ素子形成領域には、２
つの絶縁膜Ｍ３，６と２つの多結晶シリコン４，７の層
が存在するため不純物がシリコン基板１中にドープされ
ない。
るために、たとえば、リンを用いて第１のイオン打込み
を行う、このとき１周辺素子のＭＩＳ素子形成領域には
不純物がドープされるが、メモリ素子形成領域には、２
つの絶縁膜Ｍ３，６と２つの多結晶シリコン４，７の層
が存在するため不純物がシリコン基板１中にドープされ
ない。
第３図において、全面にＣＶＤＳｉ○２絶縁膜を堆積し
た後、異方性ドライエツチングを行うことによってゲー
ト電極５，８の側面部にサイドウオール１０を形成する
。なお、このとき第２のポリシリコン７の側面部にもサ
イドウオール１０′が形成される。
た後、異方性ドライエツチングを行うことによってゲー
ト電極５，８の側面部にサイドウオール１０を形成する
。なお、このとき第２のポリシリコン７の側面部にもサ
イドウオール１０′が形成される。
第４図においてメモリ素子のＦＧＩｌ、層間絶縁膜１２
およびＣＧ１３を形成する。この場合。
およびＣＧ１３を形成する。この場合。
第３図に示すように、第２のポリシリコン７の側面部に
サイドウオール１０′が一部残存しているので、まず、
これを除去し、つぎに、順次第２の多結晶シリコン７、
層間絶縁層６．および第１の多結晶シリコン４をエツチ
ング除去して加工している。このあと、第４図に示すよ
うに、基板１全面にたとえばヒ素イオンの打込みを行い
高濃度のＮ＋型型数散層１４形成する。なお、イオン打
込み前に軽い熱酸化を行って、ＦＧＩｌ、層間絶縁膜１
２およびＣＧ１３の側面に保護のためのＳｉＯ２膜１８
膜形８している。この場合、ＭＩＳ素子にはサイトウ７
Ｉ−−ル１０，１０が各々のゲート電極５，８の側面に
残存してし）るので、これらサイドウオール１０．１０
を不純物ドープのマスクとして使用する。このため、Ｍ
ＩＳ素子はゲート電極５，８の下部の拡散層９，９が低
濃度であり、高濃度の拡散層１４．１４はグー１〜電極
５，８の下部に達していないのでＬＤＤ構造が形成され
る。
サイドウオール１０′が一部残存しているので、まず、
これを除去し、つぎに、順次第２の多結晶シリコン７、
層間絶縁層６．および第１の多結晶シリコン４をエツチ
ング除去して加工している。このあと、第４図に示すよ
うに、基板１全面にたとえばヒ素イオンの打込みを行い
高濃度のＮ＋型型数散層１４形成する。なお、イオン打
込み前に軽い熱酸化を行って、ＦＧＩｌ、層間絶縁膜１
２およびＣＧ１３の側面に保護のためのＳｉＯ２膜１８
膜形８している。この場合、ＭＩＳ素子にはサイトウ７
Ｉ−−ル１０，１０が各々のゲート電極５，８の側面に
残存してし）るので、これらサイドウオール１０．１０
を不純物ドープのマスクとして使用する。このため、Ｍ
ＩＳ素子はゲート電極５，８の下部の拡散層９，９が低
濃度であり、高濃度の拡散層１４．１４はグー１〜電極
５，８の下部に達していないのでＬＤＤ構造が形成され
る。
一方、メモリ素子は、そのＦＧＩＩの下部まで高濃度の
拡散層１４．１４が存在した構造となり、ホットキャリ
アを有効に利用できる。
拡散層１４．１４が存在した構造となり、ホットキャリ
アを有効に利用できる。
第５図は、本実施例の半導体装置の完成した構造を示し
１図において符号１５はＰＳＧ等の層間絶縁膜、符号１
６は一例として示すアルミニウム配線、そして符号１７
はパッシベーション膜である。
１図において符号１５はＰＳＧ等の層間絶縁膜、符号１
６は一例として示すアルミニウム配線、そして符号１７
はパッシベーション膜である。
［効果コ
以上説明したように、周辺素子にのみサイドウオールを
形成した後、メ′、′）素子の電極加工を行って第２の
イオン打込みを行っている。第１のイオン打込み時には
、加工前の第１および第２の多結晶シリコンがメモリ素
子形成領域を覆いマスクとして作用する。第２のイオン
打込み時には１周辺素子のゲート電極側面部のサイドウ
オールがマスりとじて作用する。したがって、周辺素子
はＬＤＤＬＲ造を有してホットキャリア対策が施され、
メモリ素子はホラ１−キャリアを有効に利用できるとい
う効果が得られる。
形成した後、メ′、′）素子の電極加工を行って第２の
イオン打込みを行っている。第１のイオン打込み時には
、加工前の第１および第２の多結晶シリコンがメモリ素
子形成領域を覆いマスクとして作用する。第２のイオン
打込み時には１周辺素子のゲート電極側面部のサイドウ
オールがマスりとじて作用する。したがって、周辺素子
はＬＤＤＬＲ造を有してホットキャリア対策が施され、
メモリ素子はホラ１−キャリアを有効に利用できるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第２多結晶
シリコンの代わりに、多結晶シリコンとＭｏＳ ｉ２
、ＷＳ ｉ２のシリサイドからなるポリサイドや、Ｗ等
の金属電極を使用することも可能である。また、ゲート
電極を多結晶シリコンで形成した後、ゲート電極、ソー
ス。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、第２多結晶
シリコンの代わりに、多結晶シリコンとＭｏＳ ｉ２
、ＷＳ ｉ２のシリサイドからなるポリサイドや、Ｗ等
の金属電極を使用することも可能である。また、ゲート
電極を多結晶シリコンで形成した後、ゲート電極、ソー
ス。
ドレイン上に選択的にシリサイドを形成することも可能
である。
である。
また周辺素子を相補型のＭＩＳ素子で形成した場合、あ
るいはバイポーラ素子を搭載した場合も可能である。相
補型のＭＩＳ素子を形成する場合にはマスクを用いて選
択的に不純物注入を行なえばよい。
るいはバイポーラ素子を搭載した場合も可能である。相
補型のＭＩＳ素子を形成する場合にはマスクを用いて選
択的に不純物注入を行なえばよい。
［利用分野］
本発明は、同一半導体基板にＭ工Ｓ素子より成る周辺素
子と、ＣＧおよびＦＧを有するＦＡＭＯ８型等のＥＰＲ
ＯＭ素子あるいはＥＡＲＯＭ素子とを有した半導体装置
の製造に利用できる。
子と、ＣＧおよびＦＧを有するＦＡＭＯ８型等のＥＰＲ
ＯＭ素子あるいはＥＡＲＯＭ素子とを有した半導体装置
の製造に利用できる。
第１図から第５図は、本発明の半導体装置の製造方法の
一実施例を示すプロセス断面図であり。 第５図はその完成断面図を示す。 １・・・半導体基板、２・・・５ｉ０２フィールド絶ａ
膜、３・・・ゲート５ｉｏｚ絶縁膜、４・・・フローテ
ィングゲートの電極材料（第１の多結晶シリコン） 、
５，８・・・ＭＯ８素子のゲート電極。 ６．１２・・・メモリ素子の層間絶縁膜、７・・・コン
トロールゲートの電極材料（第２の多結晶シリコン）、
９・・・低濃度の拡散層。 １０．１０’・・・サイドウオール、１１・・・フロー
ティングゲート、１３・・・コントロールゲート、１４
・・・高濃度の拡散層、１５・・・層間絶縁膜、１６・
・・アルミニウム配線、１７・・・パッシベーション膜
、１８・・・ＳｉＯ□膜。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 間 第 ３ 同
一実施例を示すプロセス断面図であり。 第５図はその完成断面図を示す。 １・・・半導体基板、２・・・５ｉ０２フィールド絶ａ
膜、３・・・ゲート５ｉｏｚ絶縁膜、４・・・フローテ
ィングゲートの電極材料（第１の多結晶シリコン） 、
５，８・・・ＭＯ８素子のゲート電極。 ６．１２・・・メモリ素子の層間絶縁膜、７・・・コン
トロールゲートの電極材料（第２の多結晶シリコン）、
９・・・低濃度の拡散層。 １０．１０’・・・サイドウオール、１１・・・フロー
ティングゲート、１３・・・コントロールゲート、１４
・・・高濃度の拡散層、１５・・・層間絶縁膜、１６・
・・アルミニウム配線、１７・・・パッシベーション膜
、１８・・・ＳｉＯ□膜。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 間 第 ３ 同
Claims (1)
- 【特許請求の範囲】 １、コントロールゲートおよびフローティングゲートを
有するメモリ素子とＭＩＳ素子とを同一半導体基板に形
成する方法であって、前記メモリ素子のコントロールゲ
ートおよびフローティングゲートに用いるゲート電極材
料を各々メモリ素子形成領域に堆積する工程と、前記Ｍ
ＩＳ素子のゲート電極材料を堆積する工程と、前記ＭＩ
Ｓ素子のゲート電極の加工を行った後、低濃度拡散層形
成のための不純物注入を行う工程と、前記ＭＩＳ素子の
ゲート電極側面にサイドウォールを形成する工程と、前
記コントロールゲートおよびフローテイングゲートの堆
積された電極材料を加工してコントロールゲートおよび
フローティングゲートを形成する工程と、高濃度拡散層
形成のための不純物注入を行う工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法。 ２、コントロールゲートおよびフローティングゲートを
有するメモリ素子とＭＩＳ素子とを同一半導体基板に形
成する方法であって、前記メモリ素子のコントロールゲ
ートおよびフローティングゲートに用いるゲート電極材
料を各々メモリ素子形成領域に堆積し、前記ゲート電極
材料が各々堆積されるときに、いずれか任意のゲート電
極材料を前記ＭＩＳ半導体素子のゲート電極材料として
ＭＩＳ素子形成領域に堆積してＭＩＳ素子のゲート加工
を行い、ゲート加工後、低濃度拡散層形成のための不純
物注入を行い、つぎに前記ＭＩＳ素子のゲート電極側面
にサイドウォールを形成し、前記コントロールゲートお
よびフローティングゲートの堆積された電極材料を加工
してコントロールゲートおよびフローティングゲートを
形成し、その後、高濃度拡散層形成のための第２の不純
物注入を行うことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３、低濃度拡散層形成のための不純物注入、高濃度拡散
層形成のための不純物注入はイオン打込み法により行う
ことを特徴とする特許請求の範囲第１項および第２項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164968A JPS6143478A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164968A JPS6143478A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143478A true JPS6143478A (ja) | 1986-03-03 |
Family
ID=15803293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164968A Pending JPS6143478A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143478A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287669A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH01257373A (ja) * | 1988-04-07 | 1989-10-13 | Nec Corp | 半導体装置の製造方法 |
| JPH01259566A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-08-08 JP JP59164968A patent/JPS6143478A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287669A (ja) * | 1986-06-06 | 1987-12-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH01257373A (ja) * | 1988-04-07 | 1989-10-13 | Nec Corp | 半導体装置の製造方法 |
| JPH01259566A (ja) * | 1988-04-08 | 1989-10-17 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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