JP2004534401A - 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 77
- 230000003647 oxidation Effects 0.000 claims abstract description 45
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 45
- 239000007772 electrode material Substances 0.000 claims abstract description 20
- 238000011282 treatment Methods 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/981—Utilizing varying dielectric thickness
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
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Abstract
【課題】第１の厚みのゲート酸化物を有する第１のタイプ（Ａ）の複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプ（Ｂ）の複数のＭＯＳトランンジスタを備えた半導体装置の製造方法を提供する。
【解決手段】シリコン基体（１）に複数の活性領域（４）とこれら活性領域間を分離させるフィールド酸化領域（５）とを形成し、活性領域上に第１の厚みのゲート酸化物（６）の層を形成し、ゲート酸化物層上に電極材料の層（７，８）を堆積する。電極材料層内に第２のタイプのトランンジスタ用ゲート電極（９）を形成する。ゲート電極下部のゲート酸化物の厚みを熱酸化処理により所望の第２の厚みにする。これらのプロセスの間、第１のタイプのＭＯＳトランンジスタの活性領域上の電極材料層が変化することはない。熱酸化処理後に第１のタイプのトランンジスタ用ゲート電極を形成する。これにより、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置を簡単に製造できる。
【解決手段】シリコン基体（１）に複数の活性領域（４）とこれら活性領域間を分離させるフィールド酸化領域（５）とを形成し、活性領域上に第１の厚みのゲート酸化物（６）の層を形成し、ゲート酸化物層上に電極材料の層（７，８）を堆積する。電極材料層内に第２のタイプのトランンジスタ用ゲート電極（９）を形成する。ゲート電極下部のゲート酸化物の厚みを熱酸化処理により所望の第２の厚みにする。これらのプロセスの間、第１のタイプのＭＯＳトランンジスタの活性領域上の電極材料層が変化することはない。熱酸化処理後に第１のタイプのトランンジスタ用ゲート電極を形成する。これにより、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置を簡単に製造できる。
Description
【０００１】
【発明の属する技術分野】
この発明は、異なる厚みのゲート酸化物を有するＭＯＳトランンジスタを備えた半導体装置の製造方法に関し、さらに、第１の厚みのゲート酸化物を有する第１のタイプの複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプの複数のＭＯＳトランンジスタを備えた半導体装置の製造方法に関し、シリコン基体に複数の活性領域とこれら活性領域間を分離させるフィールド酸化領域とを形成し、シリコン基体表面近傍において、活性領域上に上記第１の厚みのゲート酸化物層を形成して、その上に電極材料の層を堆積し、この電極材料層内に上記第２のタイプのＭＯＳトランンジスタのためのゲート電極を形成し、ゲート電極下のゲート酸化物の厚みを熱酸化処理により厚い第２の厚みにする半導体装置の製造方法に関する。
【０００２】
【従来の技術】
このような方法は異なる機能を有する複数の回路の集積回路を備えた半導体装置の製造に用いられている。異なる機能を持たせるには異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタが必要になる。０．１８μｍプロセス（最小寸法０．１８μｍが得られるフォトリソグラフィによる半導体装置の製造方法）により形成された回路では、論理回路に用いられるＭＯＳトランンジスタのゲート酸化物の厚みは約３ｎｍで、より高い電圧を扱うＭＯＳトランンジスタのゲート酸化物の厚みは約７．５ｎｍであり、また、メモリトランジスタのゲート酸化物の厚みは、フロ−ティングゲート下で約１０ｎｍである。
【０００３】
冒頭のような方法がＥＰ０９６６０３６Ａ２に記載されている。この方法では、第１のタイプの複数のＭＯＳトランンジスタ用のゲート電極と、第２のタイプの複数のＭＯＳトランンジスタ用のゲート電極とが同時に電極材料層内に形成される。この電極材料層は、多結晶シリコン層上に、例えば、チタニウムシリサイド層とシリコン窒化物の上部層が堆積されて形成された層が６ｎｍ厚のゲート酸化物層上に形成されたものである。両タイプのＭＯＳトランンジスタ用のゲート電極が形成された後、熱酸化処理が施される。両タイプのＭＯＳトランンジスタの異なる厚みのゲート酸化物を得るには、比較的大きな領域を第１のタイプのＭＯＳトランンジスタ用とし、比較的小さな領域を第２のタイプのＭＯＳトランンジスタ用とする。薄いゲート酸化物を有するＭＯＳトランンジスタのゲート電極が比較的大きな活性領域上に形成され、厚いゲート酸化物を有するＭＯＳトランンジスタのゲート電極が比較的小さな活性領域に形成される。この場合、比較的小さな活性領に形成されるゲート電極下のゲート酸化物の厚みが熱酸化処理中に、例えば、６ｎｍから１０ｎｍと増えるのに対し、比較的大きな活性領域に形成されるゲート電極下のゲート酸化物の厚みは殆ど変わらず、例えば７ｎｍ程度にしか増えない。
【０００４】
【発明が解決しようとする課題】
この公知の方法の欠点としては、ゲート電極が上部にすでに形成された活性領域の寸法にゲート電極下のゲート酸化物の厚みが依存することである。大きな欠点としては、最も薄いゲート酸化物を有するＭＯＳトランンジスタが最も大きな活性領域を必要とし、最も厚いゲート酸化物を有するＭＯＳトランンジスタが最も小さな活性領域を必要とすることである。マイクロプロセサのような、例えば、１．８Ｖの低電圧で動作する回路は比較的薄いゲート酸化物を有する比較的小さいＭＯＳトランンジスタを多数備え、Ｉ−Ｏゲートのような、例えば、５Ｖの高電圧で動作する回路は比較的厚いゲート酸化物を有する比較的大きなＭＯＳトランンジスタを少ししか備えない。従って、公知の方法でそのような回路をシリコン基体上に組み合わせるにはかなり大きなスペースを犠牲にすることになる。
【０００５】
この発明は、異なる厚みのゲート酸化物を有するＭＯＳトランンジスタを備えた半導体装置の製造方法であって、活性領域寸法に係わらずゲート酸化物を異なる厚みとし、薄いゲート酸化物を有する小さいＭＯＳトランンジスタと厚いゲート酸化物を有する大きなＭＯＳトランンジスタを形成することができる半導体装置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、この発明の方法は第１のタイプのＭＯＳトランンジスタの活性領域上の電極材料層が、第２のタイプのＭＯＳトランンジスタ用ゲート電極を形成中に影響を受けず、第２のタイプのＭＯＳトランンジスタのゲート酸化物を第２の厚い厚みにするための熱酸化処理後に第１のタイプのＭＯＳトランンジスタ用ゲート電極が電極材料層に形成されることを特徴とする。例えば３ｎｍ厚のゲート酸化物の元の層を熱酸化処理中に薄いゲート酸化物を有するタイプのＭＯＳトランンジスタに位置する電極材料層で覆う。この熱酸化処理中にはゲート酸化物の厚みは変化しない。厚いゲート酸化物を有するタイプのＭＯＳトランンジスタのゲート電極下の層が厚くなる。トランジスタの活性領域寸法に無関係にこの層を所望の厚み、例えば、７．５ｎｍにすることができる。薄いゲート酸化物を有するタイプのトランンジスタのゲート電極を熱酸化処理後に形成するとこのＭＯＳトランンジスタのゲート酸化物の厚みは３ｎｍとなる。
【０００７】
３種類の異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置は次のようにして簡単に製造できる。まず、上記第２のタイプのＭＯＳトランンジスタのゲート電極を形成する前に、上記第２の厚みより厚い第３の厚みのゲート酸化物を有する第３のタイプのＭＯＳトランンジスタ用ゲート電極を形成する。この後、熱酸化処理によりこのゲート電極下のゲート酸化物の厚みを所望の厚みとする。ここでの熱酸化処理は、その後の熱酸化処理とにより第２のタイプのＭＯＳトランンジスタ用ゲート電極が形成される前に行う。第１の熱酸化処理中、第３のタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚み、即ち、最も厚いゲート酸化物は、例えば、３ｎｍから５．５ｎｍに増える。第２の熱酸化処理中、第２のタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚み、即ち、中間の厚みのゲート酸化物は、例えば、７．５ｎｍに増える。さらに、ゲート酸化物が最も厚いタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚みは、例えば、既に厚い５．５ｎｍから１０ｎｍに増える。最も薄いゲート酸化物を有する第１のタイプのＭＯＳトランンジスタの元のゲート酸化物の厚みは３ｎｍである。このようにして、厚みが３ｎｍ、７．５ｎｍ、１０ｎｍという３種類のゲート酸化物を有する複数のＭＯＳトランンジスタを簡単な方法で形成できる。
【０００８】
さらに３種類の異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置は次のようにして簡単に製造できる。まず、上記第３のタイプのＭＯＳトランンジスタのゲート電極を形成する前に、第３の厚みより厚いゲート酸化物を有するさらなるタイプのＭＯＳトランンジスタ用ゲート電極を形成する。ここで、最も厚いゲート酸化物を有する複数のトランンジスタ用ゲート電極を最初に形成し、次に別工程で薄いゲート酸化物を有する複数のトランンジスタ用ゲート電極を形成する。これらの工程間に熱酸化処理を行い、すべてのＭＯＳトランンジスタのゲート酸化物の厚みを徐々に所望の厚みとすることができる。従って、シリコン基体上に多種類の厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを形成することができる。
【０００９】
熱酸化処理中にゲート電極下のゲート酸化物の厚みがエッジから増えていく。比較的幅広いゲート電極の場合、ゲート電極エッジ下のゲート酸化物の方が中央部より厚くなる。また、酸素や水分のようなオキダントはゲート電極中央部に到達しにくくなる。比較的狭い枚ゲート電極の場合、ゲート電極中央部のゲート酸化物はエッジ部と同速度で成長する。これは、オキダントがゲート電極の両側から中央部に到達するからである。この場合には、複数のゲート電極下において実質的に同じ厚みのゲート酸化物を形成できる。好ましくは、これらＭＯＳトランンジスタのゲート電極の幅は３５０ｎｍ未満であるとよい。
【００１０】
異なる温度、異なる酸化環境により様々な酸化処理を行うことができる。好ましくは、熱酸化処理では、水蒸気を含む環境で７５０℃乃至８５０℃でシリコン基体を加熱するとよい。これにより、ゲート酸化物の形成を容易に制御できる。上記の例では、３ｎｍ、７．５ｎｍ、１０ｎｍ厚のゲート酸化物を形成するのに２種類の酸化処理を行う。第１の処理では、第３のタイプのＭＯＳトランンジスタに位置する元のゲート酸化物の厚みが３ｎｍからより厚い５．５ｎｍに増え、第２の処理で、この厚みが１０ｎｍに増え、そして第２のタイプのＭＯＳトランンジスタのゲート電極下のゲート酸化物の厚みが７．５ｎｍに増える。適切に行うにはこれらの酸化処理を約３０分行う。
【００１１】
【発明の実施の形態】
図１乃至図５にこの発明の方法による、第１の厚みのゲート酸化物を有する第１のタイプＡの複数のＭＯＳトランンジスタとより厚い第２の厚みのゲート酸化物を有する第２のタイプＢの複数のＭＯＳトランンジスタとを備えた半導体装置の製造方法の第１の実施形態の数工程を示す断面図である。この方法では、まず、通常の方法により、図１の表面３近傍において、シリコン基体１に複数の活性領域４とこれら活性領域間を分離させるフィールド酸化領域５とを形成する。ここでは、エピタキシャル成長させ比較的浅くドープしたｐ型上部層２に覆われた比較的深くドープしたｐ型シリコン基体を初期材料としている。活性領域４はイオン注入による通常の方法により形成する。これら領域に形成するトランンジスタのタイプに応じてこれら領域に注入するドーパントが選ばれる。
【００１２】
実際にはこの半導体装置は異なる機能を有する複数の回路の集積回路を備える。異なる機能を持たせるには異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタが必要になる。ここでは、簡略化のために３ｎｍ厚のゲート酸化物を有する第１のタイプのＭＯＳトランンジスタＡと７．５ｎｍ厚のゲート酸化物を有する第２のタイプのＭＯＳトランンジスタＢが隣り合うような製造工程が示されている。実際には、これらのトランンジスタは異なる回路で用いられ、図のような隣り合う配置にはならないことは理解できるところである。第１のタイプのＭＯＳトランンジスタは論理回路で用いられ、例えば、１．８Ｖの低電圧で動作し、第２のタイプのトランンジスタはデータ入出回路に用いられ、例えば、５Ｖの高電圧で動作する。
【００１３】
活性領域４とフィールド酸化領域５を表面３近傍に形成後、図２に示すように、上記第１の厚みのゲート酸化物層６、ここでは、例えば、３ｎｍ厚の層を通常の熱酸化により活性領域４上に形成する。続づいて、電極材料７，８、ここでは、例えば、約１０ｎｍ厚のシリコン窒化物の上部層で覆われた約５００ｎｍ厚のｎ型ドープ多結晶シリコンを表面３上に堆積する。
【００１４】
続づいて図３に示すように、第２のタイプのＭＯＳトランンジスタＢ用ゲート電極９を電極材料７，８の層内に形成する。この後図４に示すように、ゲート電極９下部のゲート酸化物６を、熱酸化処理により、より厚い第２の厚みとする。ここで、ゲート電極９下部のゲート酸化物１０の厚みは７．７ｎｍとなる。この熱酸化処理中においては、約１０ｎｍ厚のシリコン酸化物１１がゲート電極９のエッジに形成される。
【００１５】
図３，４に示されるように、第２のタイプＢのＭＯＳトランンジスタのゲート電極９が形成される間に第１のタイプＡのＭＯＳトランンジスタの活性領域上の電極層７，８が影響を受けることはない。図５に示すように、第２のタイプのＭＯＳトランンジスタのゲート酸化物１０の厚みをより厚い第２の厚みにする熱処理が終了して初めて第１のタイプＡのＭＯＳトランンジスタのゲート電極１２が形成される。
【００１６】
ゲート酸化物６の元層が、ここでは３ｎｍ厚を有するが、酸化処理中に、薄いゲート酸化物を有するＭＯＳトランンジスタＡの位置で電極材料７，８の層により覆われる。なお、この酸化処理中にはゲート酸化物６の厚みは変わらない。ここでは、厚いゲート酸化物を有するＭＯＳトランンジスタＢのゲート電極下部層の厚みが７．５ｎｍに増える。この方法により、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置を製造できる。ここで、異なる厚みのゲート酸化物は活性層寸法に無関係に形成でき、さらに、薄いゲート酸化物を有する複数の小さなＭＯＳトランンジスタと厚いゲート酸化物を有する複数の大きなＭＯＳトランンジスタとを形成することができる。
【００１７】
図６乃至図１３にこの発明の方法による、第１の厚みのゲート酸化物を有する第１のタイプＡの複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプＢの複数のＭＯＳトランンジスタと、さらにより厚い、ここでは、１０ｎｍの厚みのゲート酸化物を有する第３のタイプＣの複数のＭＯＳトランンジスタとを備えた半導体装置の製造方法の第２の実施形態の数工程を示す断面図である。第２の実施形態において上記第１の実施形態と同様な要素には同じ参照願号が付与されている。この方法でも、図６，７に示すように、表面３近傍において、シリコン基体１に複数の活性領域４とこれら活性領域間を分離させるフィールド酸化領域５とを形成し、その上にゲート酸化物層６、電極材料層７，８を形成する。
【００１８】
続づいて図８に示すように、第２のタイプのＭＯＳトランンジスタＢ用ゲート電極９を形成する前に、電極材料層７，８内に、ここでは１０ｎｍの厚みの上記第２の厚みより厚い第３の厚みのゲート酸化物を有する第３のタイプのＭＯＳトランンジスタＣを形成する。そして、図９に示すように、第１の熱酸化処理により、ゲート電極１３下部のゲート酸化物６の厚みを、ここでは約５．５ｎｍに増やす。続づいて図１０に示すように、ゲート電極９を形成し、さらに図１１に示すように、第２の熱酸化処理により、ゲート電極１３下部のゲート酸化物１５の厚みを所望の厚み１０ｎｍに増やし、ゲート電極９下部のゲート酸化物６の厚みを所望の厚み７．５ｎｍに増やす。最後に図１２に示すようにゲート電極１２を形成する。第１、第２の熱酸化処理によりゲート電極１３下部のゲート酸化物１６の厚みを所望の厚み１０ｎｍとすることができる。さらに第１、第２の熱酸化処理によりゲート電極１３の壁部に約２０ｎｍ厚のシリコン酸化物による層１７が形成される。以上説明した方法により、厚みが各々３ｎｍ、７．５ｎｍ、１０ｎｍのゲート酸化物を有するＭＯＳトランンジスタＡ、Ｂ、Ｃが簡単に形成できる。
【００１９】
なお、この方法はさらに異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタをも形成できることは理解できるところである。これには、上記第３のタイプのトランンジスタのゲート電極を形成する前に、上記第３の厚みより厚いゲート酸化物を有する他のタイプのＭＯＳトランンジスタ用ゲート電極を形成する。ここで、最も厚いゲート酸化物を有する複数のトランンジスタ用ゲート電極を最初に形成し、次に別工程で薄いゲート酸化物を有する複数のトランンジスタ用ゲート電極を形成する。これらの工程間に熱酸化処理を行い、すべてのＭＯＳトランンジスタのゲート酸化物の厚みを徐々に所望の厚みとすることができる。
【００２０】
熱酸化処理中にゲート電極９、１２、１３下部のゲート酸化物６の厚みがエッジから増えていく。比較的幅広いゲート電極の場合、ゲート電極エッジ下部のゲート酸化物の方が中央部より厚くなる。また、酸素や水分のようなオキダントはゲート電極中央部に到達しにくくなる。比較的狭いゲート電極の場合、ゲート電極中央部のゲート酸化物はエッジ部と同速度で成長する。これは、オキダントがゲート電極の両側から中央部に到達するからである。この場合には、複数のゲート電極下において実質的に同じ厚みのゲート酸化物を形成できる。好ましくは、これらＭＯＳトランンジスタのゲート電極９，１２，１３の幅（図面の平面での寸法。ゲート電極は図面の平面に垂直な方向に、例えば、数μｍの長い長さを有する）は３５０ｎｍ未満であるとよい。
【００２１】
好ましくは、シリコン窒化膜の上部層８で覆われた非結晶シリコン層７を電極層７，８として堆積するとよい。多結晶シリコン又はアモルファスシリコンを用いると、ゲート酸化物１０，１４，１６の厚い層の形成が加速化される。これは、表面３近傍のシリコン基体のシリコンの酸化によるもののみならず、ゲート電極９，１３のシリコンの酸化によってもゲート酸化物が形成されるからである。酸化処理中に、シリコン窒化膜８の上部層により電極層７，８下部のゲート酸化物６のためのさらなる保護がなされる。
【００２２】
図１３に示すように、通常の方法により、ゲート電極９，１２，１３に横壁絶縁層１８が形成され、そして、活性領域４にソース、ドレイン領域１９が形成される。
【００２３】
異なる温度、異なる酸化環境により様々な酸化処理を行うことができる。好ましくは、熱酸化処理では、水蒸気を含む環境で７５０℃乃至８５０℃でシリコン基体を加熱するとよい。これにより、ゲート酸化物の形成を容易に制御できる。上記の例では、３ｎｍ、７．５ｎｍ、１０ｎｍ厚のゲート酸化物を形成するのに２種類の酸化処理を行う。第１の処理では、第３のタイプのＭＯＳトランンジスタに位置する元のゲート酸化物の厚みが３ｎｍからより厚い５．５ｎｍに増え、第２の処理で、この厚みが１０ｎｍに増え、そして第２のタイプのＭＯＳトランンジスタのゲート電極下のゲート酸化物の厚みが７．５ｎｍに増える。適切に行うにはこれらの酸化処理を約３０分行う。
【図面の簡単な説明】
【図１】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図２】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図３】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図４】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図５】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図６】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図７】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図８】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図９】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１０】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１１】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１２】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１３】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【発明の属する技術分野】
この発明は、異なる厚みのゲート酸化物を有するＭＯＳトランンジスタを備えた半導体装置の製造方法に関し、さらに、第１の厚みのゲート酸化物を有する第１のタイプの複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプの複数のＭＯＳトランンジスタを備えた半導体装置の製造方法に関し、シリコン基体に複数の活性領域とこれら活性領域間を分離させるフィールド酸化領域とを形成し、シリコン基体表面近傍において、活性領域上に上記第１の厚みのゲート酸化物層を形成して、その上に電極材料の層を堆積し、この電極材料層内に上記第２のタイプのＭＯＳトランンジスタのためのゲート電極を形成し、ゲート電極下のゲート酸化物の厚みを熱酸化処理により厚い第２の厚みにする半導体装置の製造方法に関する。
【０００２】
【従来の技術】
このような方法は異なる機能を有する複数の回路の集積回路を備えた半導体装置の製造に用いられている。異なる機能を持たせるには異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタが必要になる。０．１８μｍプロセス（最小寸法０．１８μｍが得られるフォトリソグラフィによる半導体装置の製造方法）により形成された回路では、論理回路に用いられるＭＯＳトランンジスタのゲート酸化物の厚みは約３ｎｍで、より高い電圧を扱うＭＯＳトランンジスタのゲート酸化物の厚みは約７．５ｎｍであり、また、メモリトランジスタのゲート酸化物の厚みは、フロ−ティングゲート下で約１０ｎｍである。
【０００３】
冒頭のような方法がＥＰ０９６６０３６Ａ２に記載されている。この方法では、第１のタイプの複数のＭＯＳトランンジスタ用のゲート電極と、第２のタイプの複数のＭＯＳトランンジスタ用のゲート電極とが同時に電極材料層内に形成される。この電極材料層は、多結晶シリコン層上に、例えば、チタニウムシリサイド層とシリコン窒化物の上部層が堆積されて形成された層が６ｎｍ厚のゲート酸化物層上に形成されたものである。両タイプのＭＯＳトランンジスタ用のゲート電極が形成された後、熱酸化処理が施される。両タイプのＭＯＳトランンジスタの異なる厚みのゲート酸化物を得るには、比較的大きな領域を第１のタイプのＭＯＳトランンジスタ用とし、比較的小さな領域を第２のタイプのＭＯＳトランンジスタ用とする。薄いゲート酸化物を有するＭＯＳトランンジスタのゲート電極が比較的大きな活性領域上に形成され、厚いゲート酸化物を有するＭＯＳトランンジスタのゲート電極が比較的小さな活性領域に形成される。この場合、比較的小さな活性領に形成されるゲート電極下のゲート酸化物の厚みが熱酸化処理中に、例えば、６ｎｍから１０ｎｍと増えるのに対し、比較的大きな活性領域に形成されるゲート電極下のゲート酸化物の厚みは殆ど変わらず、例えば７ｎｍ程度にしか増えない。
【０００４】
【発明が解決しようとする課題】
この公知の方法の欠点としては、ゲート電極が上部にすでに形成された活性領域の寸法にゲート電極下のゲート酸化物の厚みが依存することである。大きな欠点としては、最も薄いゲート酸化物を有するＭＯＳトランンジスタが最も大きな活性領域を必要とし、最も厚いゲート酸化物を有するＭＯＳトランンジスタが最も小さな活性領域を必要とすることである。マイクロプロセサのような、例えば、１．８Ｖの低電圧で動作する回路は比較的薄いゲート酸化物を有する比較的小さいＭＯＳトランンジスタを多数備え、Ｉ−Ｏゲートのような、例えば、５Ｖの高電圧で動作する回路は比較的厚いゲート酸化物を有する比較的大きなＭＯＳトランンジスタを少ししか備えない。従って、公知の方法でそのような回路をシリコン基体上に組み合わせるにはかなり大きなスペースを犠牲にすることになる。
【０００５】
この発明は、異なる厚みのゲート酸化物を有するＭＯＳトランンジスタを備えた半導体装置の製造方法であって、活性領域寸法に係わらずゲート酸化物を異なる厚みとし、薄いゲート酸化物を有する小さいＭＯＳトランンジスタと厚いゲート酸化物を有する大きなＭＯＳトランンジスタを形成することができる半導体装置の製造方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、この発明の方法は第１のタイプのＭＯＳトランンジスタの活性領域上の電極材料層が、第２のタイプのＭＯＳトランンジスタ用ゲート電極を形成中に影響を受けず、第２のタイプのＭＯＳトランンジスタのゲート酸化物を第２の厚い厚みにするための熱酸化処理後に第１のタイプのＭＯＳトランンジスタ用ゲート電極が電極材料層に形成されることを特徴とする。例えば３ｎｍ厚のゲート酸化物の元の層を熱酸化処理中に薄いゲート酸化物を有するタイプのＭＯＳトランンジスタに位置する電極材料層で覆う。この熱酸化処理中にはゲート酸化物の厚みは変化しない。厚いゲート酸化物を有するタイプのＭＯＳトランンジスタのゲート電極下の層が厚くなる。トランジスタの活性領域寸法に無関係にこの層を所望の厚み、例えば、７．５ｎｍにすることができる。薄いゲート酸化物を有するタイプのトランンジスタのゲート電極を熱酸化処理後に形成するとこのＭＯＳトランンジスタのゲート酸化物の厚みは３ｎｍとなる。
【０００７】
３種類の異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置は次のようにして簡単に製造できる。まず、上記第２のタイプのＭＯＳトランンジスタのゲート電極を形成する前に、上記第２の厚みより厚い第３の厚みのゲート酸化物を有する第３のタイプのＭＯＳトランンジスタ用ゲート電極を形成する。この後、熱酸化処理によりこのゲート電極下のゲート酸化物の厚みを所望の厚みとする。ここでの熱酸化処理は、その後の熱酸化処理とにより第２のタイプのＭＯＳトランンジスタ用ゲート電極が形成される前に行う。第１の熱酸化処理中、第３のタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚み、即ち、最も厚いゲート酸化物は、例えば、３ｎｍから５．５ｎｍに増える。第２の熱酸化処理中、第２のタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚み、即ち、中間の厚みのゲート酸化物は、例えば、７．５ｎｍに増える。さらに、ゲート酸化物が最も厚いタイプのＭＯＳトランンジスタ用ゲート電極下のゲート酸化物の厚みは、例えば、既に厚い５．５ｎｍから１０ｎｍに増える。最も薄いゲート酸化物を有する第１のタイプのＭＯＳトランンジスタの元のゲート酸化物の厚みは３ｎｍである。このようにして、厚みが３ｎｍ、７．５ｎｍ、１０ｎｍという３種類のゲート酸化物を有する複数のＭＯＳトランンジスタを簡単な方法で形成できる。
【０００８】
さらに３種類の異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置は次のようにして簡単に製造できる。まず、上記第３のタイプのＭＯＳトランンジスタのゲート電極を形成する前に、第３の厚みより厚いゲート酸化物を有するさらなるタイプのＭＯＳトランンジスタ用ゲート電極を形成する。ここで、最も厚いゲート酸化物を有する複数のトランンジスタ用ゲート電極を最初に形成し、次に別工程で薄いゲート酸化物を有する複数のトランンジスタ用ゲート電極を形成する。これらの工程間に熱酸化処理を行い、すべてのＭＯＳトランンジスタのゲート酸化物の厚みを徐々に所望の厚みとすることができる。従って、シリコン基体上に多種類の厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを形成することができる。
【０００９】
熱酸化処理中にゲート電極下のゲート酸化物の厚みがエッジから増えていく。比較的幅広いゲート電極の場合、ゲート電極エッジ下のゲート酸化物の方が中央部より厚くなる。また、酸素や水分のようなオキダントはゲート電極中央部に到達しにくくなる。比較的狭い枚ゲート電極の場合、ゲート電極中央部のゲート酸化物はエッジ部と同速度で成長する。これは、オキダントがゲート電極の両側から中央部に到達するからである。この場合には、複数のゲート電極下において実質的に同じ厚みのゲート酸化物を形成できる。好ましくは、これらＭＯＳトランンジスタのゲート電極の幅は３５０ｎｍ未満であるとよい。
【００１０】
異なる温度、異なる酸化環境により様々な酸化処理を行うことができる。好ましくは、熱酸化処理では、水蒸気を含む環境で７５０℃乃至８５０℃でシリコン基体を加熱するとよい。これにより、ゲート酸化物の形成を容易に制御できる。上記の例では、３ｎｍ、７．５ｎｍ、１０ｎｍ厚のゲート酸化物を形成するのに２種類の酸化処理を行う。第１の処理では、第３のタイプのＭＯＳトランンジスタに位置する元のゲート酸化物の厚みが３ｎｍからより厚い５．５ｎｍに増え、第２の処理で、この厚みが１０ｎｍに増え、そして第２のタイプのＭＯＳトランンジスタのゲート電極下のゲート酸化物の厚みが７．５ｎｍに増える。適切に行うにはこれらの酸化処理を約３０分行う。
【００１１】
【発明の実施の形態】
図１乃至図５にこの発明の方法による、第１の厚みのゲート酸化物を有する第１のタイプＡの複数のＭＯＳトランンジスタとより厚い第２の厚みのゲート酸化物を有する第２のタイプＢの複数のＭＯＳトランンジスタとを備えた半導体装置の製造方法の第１の実施形態の数工程を示す断面図である。この方法では、まず、通常の方法により、図１の表面３近傍において、シリコン基体１に複数の活性領域４とこれら活性領域間を分離させるフィールド酸化領域５とを形成する。ここでは、エピタキシャル成長させ比較的浅くドープしたｐ型上部層２に覆われた比較的深くドープしたｐ型シリコン基体を初期材料としている。活性領域４はイオン注入による通常の方法により形成する。これら領域に形成するトランンジスタのタイプに応じてこれら領域に注入するドーパントが選ばれる。
【００１２】
実際にはこの半導体装置は異なる機能を有する複数の回路の集積回路を備える。異なる機能を持たせるには異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタが必要になる。ここでは、簡略化のために３ｎｍ厚のゲート酸化物を有する第１のタイプのＭＯＳトランンジスタＡと７．５ｎｍ厚のゲート酸化物を有する第２のタイプのＭＯＳトランンジスタＢが隣り合うような製造工程が示されている。実際には、これらのトランンジスタは異なる回路で用いられ、図のような隣り合う配置にはならないことは理解できるところである。第１のタイプのＭＯＳトランンジスタは論理回路で用いられ、例えば、１．８Ｖの低電圧で動作し、第２のタイプのトランンジスタはデータ入出回路に用いられ、例えば、５Ｖの高電圧で動作する。
【００１３】
活性領域４とフィールド酸化領域５を表面３近傍に形成後、図２に示すように、上記第１の厚みのゲート酸化物層６、ここでは、例えば、３ｎｍ厚の層を通常の熱酸化により活性領域４上に形成する。続づいて、電極材料７，８、ここでは、例えば、約１０ｎｍ厚のシリコン窒化物の上部層で覆われた約５００ｎｍ厚のｎ型ドープ多結晶シリコンを表面３上に堆積する。
【００１４】
続づいて図３に示すように、第２のタイプのＭＯＳトランンジスタＢ用ゲート電極９を電極材料７，８の層内に形成する。この後図４に示すように、ゲート電極９下部のゲート酸化物６を、熱酸化処理により、より厚い第２の厚みとする。ここで、ゲート電極９下部のゲート酸化物１０の厚みは７．７ｎｍとなる。この熱酸化処理中においては、約１０ｎｍ厚のシリコン酸化物１１がゲート電極９のエッジに形成される。
【００１５】
図３，４に示されるように、第２のタイプＢのＭＯＳトランンジスタのゲート電極９が形成される間に第１のタイプＡのＭＯＳトランンジスタの活性領域上の電極層７，８が影響を受けることはない。図５に示すように、第２のタイプのＭＯＳトランンジスタのゲート酸化物１０の厚みをより厚い第２の厚みにする熱処理が終了して初めて第１のタイプＡのＭＯＳトランンジスタのゲート電極１２が形成される。
【００１６】
ゲート酸化物６の元層が、ここでは３ｎｍ厚を有するが、酸化処理中に、薄いゲート酸化物を有するＭＯＳトランンジスタＡの位置で電極材料７，８の層により覆われる。なお、この酸化処理中にはゲート酸化物６の厚みは変わらない。ここでは、厚いゲート酸化物を有するＭＯＳトランンジスタＢのゲート電極下部層の厚みが７．５ｎｍに増える。この方法により、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置を製造できる。ここで、異なる厚みのゲート酸化物は活性層寸法に無関係に形成でき、さらに、薄いゲート酸化物を有する複数の小さなＭＯＳトランンジスタと厚いゲート酸化物を有する複数の大きなＭＯＳトランンジスタとを形成することができる。
【００１７】
図６乃至図１３にこの発明の方法による、第１の厚みのゲート酸化物を有する第１のタイプＡの複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプＢの複数のＭＯＳトランンジスタと、さらにより厚い、ここでは、１０ｎｍの厚みのゲート酸化物を有する第３のタイプＣの複数のＭＯＳトランンジスタとを備えた半導体装置の製造方法の第２の実施形態の数工程を示す断面図である。第２の実施形態において上記第１の実施形態と同様な要素には同じ参照願号が付与されている。この方法でも、図６，７に示すように、表面３近傍において、シリコン基体１に複数の活性領域４とこれら活性領域間を分離させるフィールド酸化領域５とを形成し、その上にゲート酸化物層６、電極材料層７，８を形成する。
【００１８】
続づいて図８に示すように、第２のタイプのＭＯＳトランンジスタＢ用ゲート電極９を形成する前に、電極材料層７，８内に、ここでは１０ｎｍの厚みの上記第２の厚みより厚い第３の厚みのゲート酸化物を有する第３のタイプのＭＯＳトランンジスタＣを形成する。そして、図９に示すように、第１の熱酸化処理により、ゲート電極１３下部のゲート酸化物６の厚みを、ここでは約５．５ｎｍに増やす。続づいて図１０に示すように、ゲート電極９を形成し、さらに図１１に示すように、第２の熱酸化処理により、ゲート電極１３下部のゲート酸化物１５の厚みを所望の厚み１０ｎｍに増やし、ゲート電極９下部のゲート酸化物６の厚みを所望の厚み７．５ｎｍに増やす。最後に図１２に示すようにゲート電極１２を形成する。第１、第２の熱酸化処理によりゲート電極１３下部のゲート酸化物１６の厚みを所望の厚み１０ｎｍとすることができる。さらに第１、第２の熱酸化処理によりゲート電極１３の壁部に約２０ｎｍ厚のシリコン酸化物による層１７が形成される。以上説明した方法により、厚みが各々３ｎｍ、７．５ｎｍ、１０ｎｍのゲート酸化物を有するＭＯＳトランンジスタＡ、Ｂ、Ｃが簡単に形成できる。
【００１９】
なお、この方法はさらに異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタをも形成できることは理解できるところである。これには、上記第３のタイプのトランンジスタのゲート電極を形成する前に、上記第３の厚みより厚いゲート酸化物を有する他のタイプのＭＯＳトランンジスタ用ゲート電極を形成する。ここで、最も厚いゲート酸化物を有する複数のトランンジスタ用ゲート電極を最初に形成し、次に別工程で薄いゲート酸化物を有する複数のトランンジスタ用ゲート電極を形成する。これらの工程間に熱酸化処理を行い、すべてのＭＯＳトランンジスタのゲート酸化物の厚みを徐々に所望の厚みとすることができる。
【００２０】
熱酸化処理中にゲート電極９、１２、１３下部のゲート酸化物６の厚みがエッジから増えていく。比較的幅広いゲート電極の場合、ゲート電極エッジ下部のゲート酸化物の方が中央部より厚くなる。また、酸素や水分のようなオキダントはゲート電極中央部に到達しにくくなる。比較的狭いゲート電極の場合、ゲート電極中央部のゲート酸化物はエッジ部と同速度で成長する。これは、オキダントがゲート電極の両側から中央部に到達するからである。この場合には、複数のゲート電極下において実質的に同じ厚みのゲート酸化物を形成できる。好ましくは、これらＭＯＳトランンジスタのゲート電極９，１２，１３の幅（図面の平面での寸法。ゲート電極は図面の平面に垂直な方向に、例えば、数μｍの長い長さを有する）は３５０ｎｍ未満であるとよい。
【００２１】
好ましくは、シリコン窒化膜の上部層８で覆われた非結晶シリコン層７を電極層７，８として堆積するとよい。多結晶シリコン又はアモルファスシリコンを用いると、ゲート酸化物１０，１４，１６の厚い層の形成が加速化される。これは、表面３近傍のシリコン基体のシリコンの酸化によるもののみならず、ゲート電極９，１３のシリコンの酸化によってもゲート酸化物が形成されるからである。酸化処理中に、シリコン窒化膜８の上部層により電極層７，８下部のゲート酸化物６のためのさらなる保護がなされる。
【００２２】
図１３に示すように、通常の方法により、ゲート電極９，１２，１３に横壁絶縁層１８が形成され、そして、活性領域４にソース、ドレイン領域１９が形成される。
【００２３】
異なる温度、異なる酸化環境により様々な酸化処理を行うことができる。好ましくは、熱酸化処理では、水蒸気を含む環境で７５０℃乃至８５０℃でシリコン基体を加熱するとよい。これにより、ゲート酸化物の形成を容易に制御できる。上記の例では、３ｎｍ、７．５ｎｍ、１０ｎｍ厚のゲート酸化物を形成するのに２種類の酸化処理を行う。第１の処理では、第３のタイプのＭＯＳトランンジスタに位置する元のゲート酸化物の厚みが３ｎｍからより厚い５．５ｎｍに増え、第２の処理で、この厚みが１０ｎｍに増え、そして第２のタイプのＭＯＳトランンジスタのゲート電極下のゲート酸化物の厚みが７．５ｎｍに増える。適切に行うにはこれらの酸化処理を約３０分行う。
【図面の簡単な説明】
【図１】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図２】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図３】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図４】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図５】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第１実施形態の一工程を示す断面図である。
【図６】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図７】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図８】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図９】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１０】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１１】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１２】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
【図１３】
この発明の方法による、異なる厚みのゲート酸化物を有する複数のＭＯＳトランンジスタを備えた半導体装置の製造方法の第２実施形態の一工程を示す断面図である。
Claims (6)
- 第１の厚みのゲート酸化物を有する第１のタイプの複数のＭＯＳトランンジスタと、より厚い第２の厚みのゲート酸化物を有する第２のタイプの複数のＭＯＳトランンジスタを備えた半導体装置の製造方法であって、シリコン基体に複数の活性領域とこれら活性領域間を分離させるフィールド酸化領域とを形成し、シリコン基体表面近傍において、前記活性領域上に前記第１の厚みのゲート酸化物層を形成し、前記ゲート酸化物層上に電極材料の層を堆積し、前記電極材料層内に前記第２のタイプのＭＯＳトランンジスタ用ゲート電極を形成し、前記ゲート電極下部のゲート酸化物の厚みを熱酸化処理により厚い前記第２の厚みにする半導体装置の製造方法において、
前記第１のタイプのＭＯＳトランンジスタの前記活性領域上の前記電極材料層が、前記第２のタイプのＭＯＳトランンジスタ用ゲート電極を形成中に影響を受けず、前記第２のタイプのＭＯＳトランンジスタの前記ゲート酸化物を前記第２の厚い厚みにするための前記熱酸化処理後に前記第１のタイプのＭＯＳトランンジスタ用ゲート電極が前記電極材料層に形成されることを特徴とする半導体装置の製造方法。 - 前記第２のタイプのＭＯＳトランンジスタの前記ゲート電極を形成する前に、前記第２の厚みより厚い第３の厚みのゲート酸化物を有する複数の第３のタイプのＭＯＳトランンジスタ用ゲート電極を形成し、熱酸化処理により前記ゲート電極下部の前記ゲート酸化物の厚みを所望の厚みとし、そして、その後の熱酸化処理により前記第２のタイプのＭＯＳトランンジスタ用ゲート電極が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３のタイプのＭＯＳトランンジスタの前記ゲート電極を形成する前に、前記第３の厚みより厚いゲート酸化物を有するさらなるタイプの複数のＭＯＳトランンジスタ用ゲート電極を形成し、最も厚いゲート酸化物を有する複数のトランンジスタ用ゲート電極を最初に形成し、次に別工程で薄いゲート酸化物を有する複数のトランンジスタ用ゲート電極を形成すし、これらの工程間に熱酸化処理を行い、すべてのＭＯＳトランンジスタのゲート酸化物の厚みを徐々に所望の厚みとすることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記複数のＭＯＳトランンジスタのゲート電極の幅は３５０ｎｍ未満であることを特徴とする請求項１乃至３いずれかに記載の半導体装置の製造方法。
- 前記電極材料の層としてシリコン窒化膜の上部層で覆われた非結晶シリコン層を堆積することを特徴とする請求項１乃至４いずれかに記載の半導体装置の製造方法。
- 前記熱酸化処理では、水蒸気を含む環境で７５０℃乃至８５０℃で前記シリコン基体を加熱する処理であることを特徴とする請求項１乃至５いずれかに記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01202553 | 2001-07-03 | ||
| PCT/IB2002/002463 WO2003005439A2 (en) | 2001-07-03 | 2002-06-21 | Method of manufacturing a semiconductor device comprising mos-transistors having gate oxides of different thicknesses |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004534401A true JP2004534401A (ja) | 2004-11-11 |
Family
ID=8180586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003511306A Pending JP2004534401A (ja) | 2001-07-03 | 2002-06-21 | 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6645817B2 (ja) |
| EP (1) | EP1459377A2 (ja) |
| JP (1) | JP2004534401A (ja) |
| KR (1) | KR20030038725A (ja) |
| TW (1) | TW569339B (ja) |
| WO (1) | WO2003005439A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012035684A1 (ja) * | 2010-09-14 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496888B1 (ko) * | 2003-03-06 | 2005-06-23 | 삼성전자주식회사 | 삼중 게이트 절연막을 갖는 반도체 소자 및 그 제조방법 |
| US7084035B2 (en) * | 2004-04-13 | 2006-08-01 | Ricoh Company, Ltd. | Semiconductor device placing high, medium, and low voltage transistors on the same substrate |
| US8361863B2 (en) | 2008-11-13 | 2013-01-29 | Mosys, Inc. | Embedded DRAM with multiple gate oxide thicknesses |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL187328C (nl) * | 1980-12-23 | 1991-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US5371026A (en) * | 1992-11-30 | 1994-12-06 | Motorola Inc. | Method for fabricating paired MOS transistors having a current-gain differential |
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| US6198140B1 (en) * | 1999-09-08 | 2001-03-06 | Denso Corporation | Semiconductor device including several transistors and method of manufacturing the same |
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| JP2001298096A (ja) * | 2000-04-17 | 2001-10-26 | Nec Corp | 半導体装置の製造方法 |
-
2002
- 2002-06-21 JP JP2003511306A patent/JP2004534401A/ja active Pending
- 2002-06-21 WO PCT/IB2002/002463 patent/WO2003005439A2/en not_active Application Discontinuation
- 2002-06-21 EP EP02738519A patent/EP1459377A2/en not_active Withdrawn
- 2002-06-21 KR KR10-2003-7003177A patent/KR20030038725A/ko not_active Application Discontinuation
- 2002-06-28 US US10/185,883 patent/US6645817B2/en not_active Expired - Lifetime
- 2002-07-30 TW TW091117009A patent/TW569339B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2012035684A1 (ja) * | 2010-09-14 | 2012-03-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2003005439A2 (en) | 2003-01-16 |
| EP1459377A2 (en) | 2004-09-22 |
| WO2003005439A3 (en) | 2004-05-21 |
| TW569339B (en) | 2004-01-01 |
| KR20030038725A (ko) | 2003-05-16 |
| US20030045058A1 (en) | 2003-03-06 |
| US6645817B2 (en) | 2003-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090623 |