JPS6251216A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6251216A JPS6251216A JP19156985A JP19156985A JPS6251216A JP S6251216 A JPS6251216 A JP S6251216A JP 19156985 A JP19156985 A JP 19156985A JP 19156985 A JP19156985 A JP 19156985A JP S6251216 A JPS6251216 A JP S6251216A
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- Japan
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- gate electrode
- substrate
- ion
- mask
- diffusion layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型半
導体装置の製造に使用されるものである。
導体装置の製造に使用されるものである。
従来のＬ Ｄ Ｄ （Ｌ ｉ、ｏｈｔｌｙ Ｄ ｏｐ
ｅｄ Ｄ ｒａｉｎ）構造のＭＯＳ トランジスタの
製造方法を第２図（ａ）〜（ｄ）を参照して説明する。
ｅｄ Ｄ ｒａｉｎ）構造のＭＯＳ トランジスタの
製造方法を第２図（ａ）〜（ｄ）を参照して説明する。
まず、例えば５Ω−ａＳのｐ型シリコン基板１表面に図
示しないフィールド、酸化膜を形成した後、フィールド
酸化膜により囲まれた素子領域表面に膜厚２００人のゲ
ート酸化膜２を形成する。次に、全面に膜厚４０００人
のリンドープト多結晶シリコン躾を堆積した後、パター
ニングしてゲート電極３を形成する。（第２図（ａ）図
示）。次いで、ゲート電極３を、マスクとしてボロン及
びリンを順次イオン注入することにより、パンチスルー
防止用のｐ−型拡散層４．４及びソース、トレイン領域
の一部を構成するｒＭ型型数散層５５を形成する（同図
（ｂ）図示）。次いで、全面に膜厚３０００人のｃｖｏ
ｓ化躾を堆積した後、反応性イオンエッチレグ法により
ＣＶＤ１ｌ化膜を］ニツチングしてゲート電極３の側壁
にのみＣＶＤ１１ｍ化膜６．６を残存させる（同図（Ｃ
）図示）。次いで、ゲート耐圧を向上させるためにゲー
ト電極３を酸化して熱酸化膜７を形成する。つづいて、
ゲー］・電極３及びゲート電極３側壁に残存しているＣ
Ｖ１７）＠化膜６．６をマスクとしてヒ素をイオン注入
することによりソース、ドレイン領域を構成するｎ＋型
抵拡散層８８を形成する（同図（ｄ）図示）。以下、眉
間絶縁膜を堆積した後、］ンタク１〜ホールを開孔し、
更に配線を形成する。
示しないフィールド、酸化膜を形成した後、フィールド
酸化膜により囲まれた素子領域表面に膜厚２００人のゲ
ート酸化膜２を形成する。次に、全面に膜厚４０００人
のリンドープト多結晶シリコン躾を堆積した後、パター
ニングしてゲート電極３を形成する。（第２図（ａ）図
示）。次いで、ゲート電極３を、マスクとしてボロン及
びリンを順次イオン注入することにより、パンチスルー
防止用のｐ−型拡散層４．４及びソース、トレイン領域
の一部を構成するｒＭ型型数散層５５を形成する（同図
（ｂ）図示）。次いで、全面に膜厚３０００人のｃｖｏ
ｓ化躾を堆積した後、反応性イオンエッチレグ法により
ＣＶＤ１ｌ化膜を］ニツチングしてゲート電極３の側壁
にのみＣＶＤ１１ｍ化膜６．６を残存させる（同図（Ｃ
）図示）。次いで、ゲート耐圧を向上させるためにゲー
ト電極３を酸化して熱酸化膜７を形成する。つづいて、
ゲー］・電極３及びゲート電極３側壁に残存しているＣ
Ｖ１７）＠化膜６．６をマスクとしてヒ素をイオン注入
することによりソース、ドレイン領域を構成するｎ＋型
抵拡散層８８を形成する（同図（ｄ）図示）。以下、眉
間絶縁膜を堆積した後、］ンタク１〜ホールを開孔し、
更に配線を形成する。
以上のような工程によりチャネル領域近傍のｎ−型拡散
層５．５及びこれらの領域に隣接するｎ＋型抵拡散層８
８からなるソース、ドレイン領域とソース、トレイン領
域のチャネル領域側に形成されたｐ−型拡散層（ポケッ
ト領域）４．４とを有するＬＤＤｍ造のＭ ＯＳ ｌ−
ランジスタが製造される。第２図（ｄ）図示のＭＯＳ
ｌ−ランジスタは高耐圧、高信頼性で、かつｖｔｈの基
板バイアス効果も少ない等の利点が多い。
層５．５及びこれらの領域に隣接するｎ＋型抵拡散層８
８からなるソース、ドレイン領域とソース、トレイン領
域のチャネル領域側に形成されたｐ−型拡散層（ポケッ
ト領域）４．４とを有するＬＤＤｍ造のＭ ＯＳ ｌ−
ランジスタが製造される。第２図（ｄ）図示のＭＯＳ
ｌ−ランジスタは高耐圧、高信頼性で、かつｖｔｈの基
板バイアス効果も少ない等の利点が多い。
ところで、イオン注入■稈はイオンのチ１７ンネリング
を防止するために、通常ウェハ面に垂直な方向に対して
数度傾けて打込みか行なわれる。このため、例えば第２
図（ｂ）の工程でイオン注入されるボロンとリンとの打
込み角度が、第３図に示すようにゲート長方向で見て互
いに逆方向に傾いているような場合、ゲート電極３の遮
蔽効果により実際にはｐ−抵拡ｖｌ１層４．４及びｎ−
型拡散層５．５はゲート電極３の左右で第２図（ｂ）の
ように対称とはならず、第３図のように非対称となる。
を防止するために、通常ウェハ面に垂直な方向に対して
数度傾けて打込みか行なわれる。このため、例えば第２
図（ｂ）の工程でイオン注入されるボロンとリンとの打
込み角度が、第３図に示すようにゲート長方向で見て互
いに逆方向に傾いているような場合、ゲート電極３の遮
蔽効果により実際にはｐ−抵拡ｖｌ１層４．４及びｎ−
型拡散層５．５はゲート電極３の左右で第２図（ｂ）の
ように対称とはならず、第３図のように非対称となる。
しかも打込み角度はイオン源の中心とウェハ中心とを結
ぶ線がウェハ面と垂直な方向に対して所定の角度となる
ように設定されるので、ウェハ面内の位置によってソー
ス、ドレイン領域の非対称性が異なるトランジスタが形
成される。したがって、ウェハ面内でｉ〜ランジスタの
駆動能力や信頼性に変動が生じる。しかも、こうした問
題はウェハが大口径化するに従って顕著となり、特性が
大幅に劣化したトランジスタが製造されるおそれがある
。
ぶ線がウェハ面と垂直な方向に対して所定の角度となる
ように設定されるので、ウェハ面内の位置によってソー
ス、ドレイン領域の非対称性が異なるトランジスタが形
成される。したがって、ウェハ面内でｉ〜ランジスタの
駆動能力や信頼性に変動が生じる。しかも、こうした問
題はウェハが大口径化するに従って顕著となり、特性が
大幅に劣化したトランジスタが製造されるおそれがある
。
本発明は−Ｆ記問題点を解消するためになされたもので
あり、ウェハを大口径化しても１〜ランジスタ特性のウ
ェハ面内での変動がなく、良好な特性を有する半導体装
置を製造し得る方法を提供しようとするものである。
あり、ウェハを大口径化しても１〜ランジスタ特性のウ
ェハ面内での変動がなく、良好な特性を有する半導体装
置を製造し得る方法を提供しようとするものである。
本発明の半導体装置の製造方法は、一導電型の半導体基
板表面にゲート絶縁膜を形成する工程と、全面に導体層
を堆積した後、パターニングしてゲート電極を形成する
■稈と、該ゲート電極をマスクとして用い、基板面に対
して同一の打込み角度で少なくとも２回イオン注入を行
ない、所定の拡散層を形成する工程とを具備したことを
特徴とするものである。
板表面にゲート絶縁膜を形成する工程と、全面に導体層
を堆積した後、パターニングしてゲート電極を形成する
■稈と、該ゲート電極をマスクとして用い、基板面に対
して同一の打込み角度で少なくとも２回イオン注入を行
ない、所定の拡散層を形成する工程とを具備したことを
特徴とするものである。
このような方法によれば、２回以上のイオン注入が全て
同一の打込み角度で行なわれるので、形成される拡散層
のゲート電極の左右での非対称性を小さくすることがで
きる。特に、全てのイオン注入を基板面に対して垂直な
方向から行なえば、ウェハ全面にわたって拡散層の対称
性を維持することができる。したがって、ウェハ面内で
のトランジスタの特性変動を防止することができる。
同一の打込み角度で行なわれるので、形成される拡散層
のゲート電極の左右での非対称性を小さくすることがで
きる。特に、全てのイオン注入を基板面に対して垂直な
方向から行なえば、ウェハ全面にわたって拡散層の対称
性を維持することができる。したがって、ウェハ面内で
のトランジスタの特性変動を防止することができる。
以下、本発明の実施例を第１図（ａ）〜（ｄ）を参照し
て説明する。
て説明する。
まず、例えば５Ω−ＣＩＲのｐ型シリコン基板１１表面
に図示しないフィールド酸化膜を形成した後、フィール
ド酸化膜により囲まれた素子領域表面に膜厚２００人の
ゲート酸化膜１２を形成する。次に、全面に膜厚４００
０人のリンドープト多結晶シリコン躾を堆積した後、パ
ターニングしてゲート電極１３を形成する。（第１図（
ａ）図示）。
に図示しないフィールド酸化膜を形成した後、フィール
ド酸化膜により囲まれた素子領域表面に膜厚２００人の
ゲート酸化膜１２を形成する。次に、全面に膜厚４００
０人のリンドープト多結晶シリコン躾を堆積した後、パ
ターニングしてゲート電極１３を形成する。（第１図（
ａ）図示）。
次いで、ゲート電極１３をマスクとしてボロン及びリン
を順次基板１１に対して垂直な方向からイオン注入する
ことにより、パンチスルー防止用のｐ−型拡散層１４．
１４及びソース、トレイン領域の一部を構成するｎ−型
拡散層１５．１５を形成する（同図（ｂ）図示）。次い
で、全面に膜厚６一 ３０００人のＣＶＩ″）酸化膜を堆積した後、反応性イ
オンエツチング法によりｃｖｒ＋酸化膜をエツチングし
てゲート電極１３の側壁にのみＣＶＤ酸化膜１６．１６
を残存させる（同図（、Ｃ）図示）。
を順次基板１１に対して垂直な方向からイオン注入する
ことにより、パンチスルー防止用のｐ−型拡散層１４．
１４及びソース、トレイン領域の一部を構成するｎ−型
拡散層１５．１５を形成する（同図（ｂ）図示）。次い
で、全面に膜厚６一 ３０００人のＣＶＩ″）酸化膜を堆積した後、反応性イ
オンエツチング法によりｃｖｒ＋酸化膜をエツチングし
てゲート電極１３の側壁にのみＣＶＤ酸化膜１６．１６
を残存させる（同図（、Ｃ）図示）。
次いで、ゲート耐汗を向上させるためにゲート電極１３
を酸化して熱酸化ｌ！１１７を形成する。つづいて、ゲ
ート電極１３及びゲート電極１３側壁に残存しているＣ
ＶＩ）Ｍ化膜１６．１６をマスクとして基板１１に対し
て垂直な方向からヒ素をイオン注入することによりソー
ス、ドレイン領域を構成するｎ＋型抵拡散層１８１８を
形成する（同図（ｄ）図示）。以下、層間絶縁膜を堆積
した後、コンタクトホールを開孔し、更に配線を形成し
てＬ Ｄ Ｄ構造のＮ４０Ｓトランジスタを製造する。
を酸化して熱酸化ｌ！１１７を形成する。つづいて、ゲ
ート電極１３及びゲート電極１３側壁に残存しているＣ
ＶＩ）Ｍ化膜１６．１６をマスクとして基板１１に対し
て垂直な方向からヒ素をイオン注入することによりソー
ス、ドレイン領域を構成するｎ＋型抵拡散層１８１８を
形成する（同図（ｄ）図示）。以下、層間絶縁膜を堆積
した後、コンタクトホールを開孔し、更に配線を形成し
てＬ Ｄ Ｄ構造のＮ４０Ｓトランジスタを製造する。
なお、ゲート酸化Ｉ！１２や熱酸′化膜１７を通してイ
オン注入を行なうことにより、イオンのチャネリングを
防止することができる。
オン注入を行なうことにより、イオンのチャネリングを
防止することができる。
このような方法によれば、バンチスルー防ＩＦ用のｐ−
型拡散層１４、ソース、ドレイン領域を構成するｎ−型
拡散層１５及びｎ１型拡散層１８をそれぞれ形成するた
めのイオン注入がすべて基板１１面に対して垂直な方向
から行なわれているの ゛で、ウェハ全面に
わたって各拡散層はゲート電極の左右で対称となってい
る。したがって、ウェハ面内でトランジスタの特性変動
が生じることがない。このことは今後のウェハの大口径
化に際して非常に有効となる。
型拡散層１４、ソース、ドレイン領域を構成するｎ−型
拡散層１５及びｎ１型拡散層１８をそれぞれ形成するた
めのイオン注入がすべて基板１１面に対して垂直な方向
から行なわれているの ゛で、ウェハ全面に
わたって各拡散層はゲート電極の左右で対称となってい
る。したがって、ウェハ面内でトランジスタの特性変動
が生じることがない。このことは今後のウェハの大口径
化に際して非常に有効となる。
なお、上記実施例では各イオンを基板面に垂直な方向か
らイオン注入した場合について説明したが、各イオンの
打込み角度は同一の角度であればよい。
らイオン注入した場合について説明したが、各イオンの
打込み角度は同一の角度であればよい。
また、上記実施例では本発明方法をＬＤＤ構造のソース
、ドレイン領域及びソース、ドレイン領域のチャネル領
域側にｐ−型拡散層が形成されたＭＯＳ ｔ−ランジス
タの製造に利用した場合についで説明したが、本発明方
法はｐ−型拡散層のないＬＤＤＩｉｉ造のＭＯＳ ｌ〜
ランジスタの製造にも同様に適用することができる。ま
た、酸化膜を通してイオン注入を行なえは、チャネリン
グを防止することができるので、ゲート電極をマスクと
して基板に対して垂直な方向から１回だけイオン注入を
行ない、Ｌ Ｄ Ｄ構造でない通常のＭＯＳトランジス
タを製造する場合にも、ソース、ドレイン領域を対称に
することができ、トランジスタの特性変動をなくすこと
ができる。
、ドレイン領域及びソース、ドレイン領域のチャネル領
域側にｐ−型拡散層が形成されたＭＯＳ ｔ−ランジス
タの製造に利用した場合についで説明したが、本発明方
法はｐ−型拡散層のないＬＤＤＩｉｉ造のＭＯＳ ｌ〜
ランジスタの製造にも同様に適用することができる。ま
た、酸化膜を通してイオン注入を行なえは、チャネリン
グを防止することができるので、ゲート電極をマスクと
して基板に対して垂直な方向から１回だけイオン注入を
行ない、Ｌ Ｄ Ｄ構造でない通常のＭＯＳトランジス
タを製造する場合にも、ソース、ドレイン領域を対称に
することができ、トランジスタの特性変動をなくすこと
ができる。
以上詳述した如く本発明方法によれば、ウェハを大口径
化してもトランジスタ特性のウェハ面内での変動がなく
、良好な特性を何する半導体装置を製造できるものであ
る。
化してもトランジスタ特性のウェハ面内での変動がなく
、良好な特性を何する半導体装置を製造できるものであ
る。
第１図（ａ）〜（ｄ）は本発明の実施例におけるＬＤＤ
構造のＭＯＳトランジスタの製造方法を示す断面図、第
２図（ａ）〜（ｄ）は従来のＬＤＤ構造のＭＯＳトラン
ジスタの製造方法を示す断面図、第３図は従来の方法の
欠点を説明するための説明図である。
構造のＭＯＳトランジスタの製造方法を示す断面図、第
２図（ａ）〜（ｄ）は従来のＬＤＤ構造のＭＯＳトラン
ジスタの製造方法を示す断面図、第３図は従来の方法の
欠点を説明するための説明図である。
Claims (3)
- （１）一導電型の半導体基板表面にゲート絶縁膜を形成
する工程と、全面に導体層を堆積した後、パターニング
してゲート電極を形成する工程と、該ゲート電極をマス
クとして用い、基板面に対して同一の打込み角度で少な
くとも２回イオン注入を行ない、所定の拡散層を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。 - （２）イオンを半導体基板面に垂直な方向からイオン注
入することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３）イオン注入されるイオンが半導体基板と同導電型
又は異なる導電型であることを特徴とする特許請求の範
囲第１項又は第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156985A JPS6251216A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19156985A JPS6251216A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251216A true JPS6251216A (ja) | 1987-03-05 |
Family
ID=16276848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19156985A Pending JPS6251216A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251216A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645068A (en) * | 1987-06-26 | 1989-01-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH03204940A (ja) * | 1989-10-20 | 1991-09-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0427132A (ja) * | 1990-05-22 | 1992-01-30 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5244823A (en) * | 1991-05-21 | 1993-09-14 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| EP0696054A1 (en) * | 1994-07-04 | 1996-02-07 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
| US7160783B2 (en) * | 2003-12-27 | 2007-01-09 | Dongbu Electronics Co., Ltd. | MOS transistor and method of manufacturing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057619A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-30 JP JP19156985A patent/JPS6251216A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057619A (ja) * | 1983-09-08 | 1985-04-03 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS645068A (en) * | 1987-06-26 | 1989-01-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
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| US5933733A (en) * | 1994-06-23 | 1999-08-03 | Sgs-Thomson Microelectronics, S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
| US6140679A (en) * | 1994-06-23 | 2000-10-31 | Sgs-Thomson Microelectronics S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
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| US6369425B1 (en) | 1994-07-04 | 2002-04-09 | Sgs-Thomson Microelecttronica S.R.L. | High-density power device |
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