JPH0297027A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0297027A
JPH0297027A JP63249347A JP24934788A JPH0297027A JP H0297027 A JPH0297027 A JP H0297027A JP 63249347 A JP63249347 A JP 63249347A JP 24934788 A JP24934788 A JP 24934788A JP H0297027 A JPH0297027 A JP H0297027A
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重樹 小森
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に電極用配線に多結晶シ
リコンを用いたＭＯＳ型トランジスタのソース・ドレイ
ン領域の微細化１１■造およびその製造方法に関するも
のである。
［従来の技術］ 近年、半導体装置の分野においては、より高度な需要の
拡大に伴なって、半導体装置の高集積化と信顆性の向上
を目脂した技術開発が進められている。この両者は、互
いに相反する一面を有しており、半導体装置の高集積化
を推し進めることによって逆に半導体装置の信頼性が低
下する場合も生じてくる。したがって、この両者を共に
実現し得る技術は非常に有効なものとなる。
半導体装置の代表的な素子の１つにＭＯＳ（Ｍｅｔａｌ
　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型！
・ランジスタがある。このＭＯＳ型トランジスタにおい
ても素子構造の微細化と信頼性の向上に関する技術開発
が盛んに進められている。
ＭＯＳ型トランジスタの微細化構造の一例が特開昭６１
−１６５７３号公報に示されている。以下、このＭＯＳ
型Ｉ・ランジスタについて説明する。
まず、第３Ｇ図を参照して、ＭＯＳ型トランジスタの１
１１７　造について説明する。シリコン基板１の表面領
域にソース・ドレイン領域６．７が間を隔てて形成され
ている。ソース・ドレイン領域６．７の表面上にはポリ
シリコンからなる引出電極層５．５が形成されている。
引出電極層５．５は素子分離用の分離酸化膜２の上面に
まで延びて形成されている。ソース・ドレイン領域６．
７に挾まれたシリコン基板１表面領域をチャネル領域４
と称す。チャネル領域４上にはゲート酸化膜３を介して
ポリシリコンからなるゲート電極層１４が形成されてい
る。ゲート電極層１４は引出”１層５．５との間に絶縁
膜８を介して絶縁分離されている。
さらに、ゲート電極１４の一部は絶縁膜８を介して引出
電極層５．５の上部に乗上げた形状を有している。ソー
ス・ドレイン領域６．７に接続される引出電極層５．５
は分離酸化膜２の上部でソース電極用配線層１５および
ドレイン電極用配線層１６と接続される。
構造の微細化の観点から見た本例の特徴点としては、 （１）　　ゲート電極層１４の形状が、その下部と上部
とで異なるゲート電極幅で形成されている。
ゲート電極層１４の下部はゲート電極幅が短く形成され
ており、このゲート電極幅によって規定されるＭＯＳ型
トランジスタのチャネル長も短くすることができる。ま
た、ゲート電極１４の上部はゲート電極幅が広く形成さ
れており、これによってゲート電極層１４の断面領域の
面積が低減するのを抑制している。ゲート電極層１４の
断面層の低減を抑制することは、結果的にゲート電極層
１４の配線抵抗の増大を抑制する。
（２）　　ソース領域６およびドレイン領域７と電極用
配線層１５．１６とのコンタクトが引出電極層５．５を
介して分離酸化膜２の上部で行なわれている。このため
に、ソース・ドレイン領域６．７はソース・ドレイン電
極用配線１５．１６との直接コンタクトのためのスペー
スを確保する必要はなくなる。これによって、ソース・
ドレイン領域６．７の不純物の拡散幅を縮小することが
できる。
などである。
次に、本例におけるＭＯ９型トランジスタの製造方法に
ついて第３Ａ図ないし第３Ｇ図を用いて説明する。
まず、第３Ａ図に示すように、シリコン基板１表面に熱
酸化法を用いて素子間分離用の分離酸化膜２を形成する
。
次に、第３Ｂ図に示すように、表面上にシリコン基板１
と逆導電型の不純物を含んだ多結晶シリコン膜５を形成
する。
さらに、第３Ｃ図に示すように、多結晶シリコン膜５の
表面上にシリコン酸化膜８を堆積する。
その後、第３Ｄ図に示すように、フォトリソグラフィ手
法およびプラズマドライエツチング法を用いてシリコン
酸化膜８および多結晶シリコン膜５を選択的に除去し、
開口部９を形成する。
次に、第３　Ｅ’図に示すように、酸化性雰囲気中で加
熱処理をし、開口部９の内部に露出するシリコン基板１
表面部分にゲート酸化膜３を形成し、同時に開口部９に
面する多結晶シリコン膜５の側壁を酸化し、側壁酸化膜
１０を形成する。次に、窒化雰囲気中で加熱処理を施し
、多結晶シリコン膜５に含まぜた不純物をシリコン基板
１の中に拡散させ、ソース領域６とドレイン領域７とを
形成する。
さらに、第３Ｆ図に示すように、ソース・ドレインの電
極用配線となる多結晶シリコン膜５と配線層とのコンタ
クトをとるために、シリコン酸化膜８を選択的に除去し
、コンタクトホール１１と１２を形成する。
さらに、第３Ｇ図に示すように、全面に多結晶シリコン
膜を堆積し所定の形状にパターニングする。これによっ
て、ゲート電極層１４とソース・ドレイン電極用配線層
１５．１６とが形成される。
このように、本例においてはソース・ドレイン領域６．
７は不純物を含ませた多結晶シリコン膜５から熱拡散に
よりシリコン基板１表面に拡散形成している。
［発明が解決しようとする課題］ 通常、ＭＯ５型トランジスタにおいては、トランジスタ
の特性を損うことなく素子構造を微細化するために比例
縮小則に基づいた構造の微細化が図られる。これに基づ
くと、たとえばソース・ドレイン領域の不純物拡散深さ
はより浅く形成されることが要求される。ところが、従
来のＭＯ３型トランジスタの製造方法では、前述したよ
うに不純物を含ませた多結晶シリコン膜から熱拡散によ
りソース・ドレイン領域を形成している。したがって、
多結晶シリコン膜に含まれた不純物はトランジスタの種
々の製造工程において高温度にさらされることにより容
易にシリコン基板１中に拡１１ｔされる。たとえば、第
３Ｃ図に示した二に程では、ＣＶＤ法によりシリコン酸
化膜８を堆積する場合、８５０℃程度の高温にさらされ
ることにより多結晶シリコン膜５中に含まれる不純物が
シリコン基板１中へ拡散する。この場合にはシリコン基
板１表面のチャネル領域となるべき領域にシリコン基板
１と逆導電型の不純物が拡散されることになる。
そして、この拡散した不純物濃度が所定濃度を越えるよ
うな場合には完成したトランジスタが動作しないものと
なる。
また、第３Ｅ図に示した工程では、ゲート酸化膜３を形
成するための熱酸化処理によっても多結晶シリコン膜５
中に含まれる不純物が容易にシリコン基板１表面に拡散
する。そして、さらにはこの後、ソース・ドレイン領域
６．７形成のための熱拡散処理が行なわれる。
このように、ソース・ドレイン領域６．７はＭＯ８型ト
ランジスタの製造工程において成度の熱処理を受けて形
成される。したかって、不純物はシリコン基板１中に拡
散しやすく、浅い拡散深さを制御することが困難であっ
た。さらに、これらの熱処理を受けたソース・ドレイン
領域は半導体基板平面方向にも同時に拡散し、トランジ
スタの実効チャネル幅を狭めることになった。このため
に、いわゆるショートチャネル効果が顕著となり、トラ
ンジスタの特性劣化を引き起こすなどの問題を生じた。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、微細化された素子構造を有し、か
っトランジスタ特性の劣化を生じることのない半導体装
置およびその製造方法を提供することをＬＩ的とする。
［課題を解決するための手段］ 本発明における半導体装置は第１導電型の半導体基板と
、半導体基板中に形成された第２導電型を有する１対の
不純物領域と、１対の不純物領域の表面上に形成された
第１導電層と、１対の不純物領域の間に位置する半導体
基板表面上に第１の絶縁膜を介して形成された第２導電
層とを含み、第２導電層は、その一部が第１の絶縁膜に
連なる第２の絶縁膜を介して第１導電層の上部に乗上げ
た構造を有しており、さらに１対の不純物領域の各々は
、相対的に高濃度の不純物領域と、この高濃度不純物領
域に連なり、かつその周囲を覆うように形成された相対
的に低濃度の不純物領域とから構成されている。
また、半導体基板中に形成された１対の不純物領域と、
この不純物領域の表面上に形成された１対の第１導電層
と、第１導電層の間に位置し、その一部が絶縁膜を介し
て第１導Ｔｌｆ、層の上に乗上げた第２導電層とを含む
半導体装置の製造方法は、以下の工程を備えている。
（ａ）　　半導体基板上に第１導電層と第１絶縁膜とを
順次箔層する工程。
（ｂ）　　第１絶縁膜と第１導電層とをエツチングし、
半導体基板表面に達する開口部を形成する工程。
（ｃ）　　開口部の側壁面に相対的に厚い第２絶縁膜を
形成し、開口部内に露出した半導体基板表面に相対的に
薄い第３絶８股を形成する工程。
（ｄ）　　第１、第２および第３絶縁膜の表面上に第２
導電層を形成する工程。
（ｅ）　　第２導電層およびｍｌ絶縁膜を選択的にエツ
チングし、第２導電層の一部が第１導電層の表面上に乗
上げた形状にパターニングする工程。
（ｆ）　　第２導電層をマスクとして第１導電層の内部
に選択的に不純物をイオン注入する工程。
（ｇ）　　第１導電層中に注入された不純物を熱拡散す
ることにより半導体基板中に不純物領域を形成する工程
。
［作用〕 本発明における半導体装置は、１対の不純物領域の各々
を相対的に高濃度の領域と低濃度の領域との２重拡散構
造を構成している。この相対的に低濃度の不純物領域は
不純物のｌ０度プロファイルを緩やかに形成している。
このために、不純物領域の端面に生じる電界集中を緩（
ηし、ホラ・トキャリアの発生などによるショートチャ
ネル効果を抑制することができる。
また、本発明における半導体装置の製造方法では、高温
度下での処理工程を含む製造工程が終了した後、第１導
電層の内部に不純物を導入し、さらに熱拡散により半導
体基板中に不純物領域を形成している。このために熱拡
散処理によって半導体基板中に所定の接合深さで形成さ
れた不純物領域は、再度、高６鴇雰囲気にさらされるこ
とが防止され、浅いＩＩＱを精度よく形成される。
［実施例］ 以下、本発明の一実施例について図を用いて詳細に説明
する。
まず、本発明の一実施例であるＭＯ３型トランジスタの
断面＋＋Ｓ”ｊ造を第１Ｋ図を用いて説明する。
ｐ型シリコン基板１の表面上には素子分離用の分離酸化
膜２が形成されている。また、１）型シリコン基板１表
面には間を隔てて１対の不純物領域６．７が形成されて
いる。この１対の不純物領域６．７はトランジスタのソ
ース・ドレインを１１が成する。
ソース・ドレイン領域６．７は高濃度のｎ＋不純物領域
６ａ、７ａと低濃度のロー不純物領域６ｂ。
７ｂとの２重拡散構造を有している。さらに、ソース・
ドレイン領域５．７の表面上にはポリシリコンからなる
引出７１１層５．５が形成されている。
引出電極層５．５は分離酸化膜２の表面上にまで延びて
形成されている。また、ソース・ドレイン領域６．７の
間に位置するｐ型シリコン基板１表面領域がｌ・ランジ
スタのチャネル領域４を構成する。チャネル領域４の表
面上には膜厚１５０人程度のゲート酸化膜３が形成され
ている。ゲート酸化膜３の表面上にはポリシリコンから
なるゲート電極１４が形成されている。ゲー＋−ｒａ極
］４はその一部がソース・ドレイン用引出電ｈＮ層５．
５の上部にまで乗上げた形状に形成されている。そして
、ゲート電極１４と引出電極層５．５との間には膜厚５
００〜数１０００人程度のシリコン酸化膜８が形成され
ている。そして、このシリコン酸化１段８によってゲー
ト電極１４と引出電極Ｊ帝５．５とが絶縁分離される。
このような構造のＭＯ５型トランジスタでは下記のよう
な特徴を有している。
（ａ）　　ソース・ドレイン領域６．７がｎ＋不純物領
域６ａｓ７ａとｎ−不純物領域６ｂ、７ｂとの２重拡散
（１−Ｓ造を構成している。２重拡散１１−１造はソー
ス・ドレイン領域ｉ域の不純物プロファイルをなだらか
に構成する。これによって、ソース・ドレイン領域６．
７間に印加される電圧に対して、特にドレイン領域近傍
に電界集中が発生するのを抑制する。この作用により、
電界集中によるホットキャリアの発生によって生じるい
わゆるショートチャネル効果の弊害を防止することがで
きる。
そして、これによってトランジスタの特性劣化を防止し
得る。
（ｂ）　　ソース・ドレイン領域６．７の表面上に引出
用７ｕ極層５．５を形成している。そして、ソース・ド
レイン領域６．７と配線層との接続をこの引、出用７１
ｉｔｉ層５．５を利用して分離酸化膜２の表面上で行な
っている。これによって、ソース・ドレイン領域６．７
との直接コンタクトを避はソース・ドレイン領域６．７
の面積の縮小化を図っている。
（ｃ）　　ゲー１づ電極１４の上部を引出用電極層５．
５の上面にまで乗上げた形状に形成している。
このような構造により、チャネル領域４の縮小化を図り
、かつゲート電極１４の有効導電用断面積の確１呆を図
っている。これにより、グーｌ−電極層１４の配線抵抗
の増大をきたすことな（、チャネル領域４の縮小化を達
成している。
次に、本実施例のＭＯＳ型トランジスタの製゛造工程を
第１Ａ図ないし第１Ｋ図を用いて説明する。
まず、第１Ａ図に示すように、ｐ型シリコン基板１表面
上に素子分離用の分離酸化膜２を形成する。分＃１酸化
膜２はたとえばＬＯＣＯＳ　（ＬＯｅａｌ　　０ｘｉｄ
ａｔｉｏｎ　　ｏｆ　　５ｉｌｉｃ。
ｎ）法を用いて厚い酸化膜をｐ型シリコン基板１表面に
形成してもよい。次にシリコン基板１表面上に減圧ＣＶ
Ｄ　（Ｃｈｅｍｉｃａｌ　　ＶａｐｏｒＤｅｐｏｓ　ｉ
　ｔ　ｉ　ｏｎ）法を用いてポリシリコン層５を膜厚２
０００〜３０００Ａ程度堆猜する。
次に、第１Ｂ図に示すように、ポリシリコン層５の表面
上にＣＶＤ法を用いてシリコン酸化膜８ａを膜厚２００
０〜３０００Ａ程度堆積する。
さらに、第１Ｃ図に示すように、反応性イオンエツチン
グ法を用いてシリコン酸化膜８ａおよびポリシリコン層
５を選択的にエツチングし、シリコン基板１表面に達す
る開口部９を形成する。開口部９の幅は約０．５μ【ｎ
程度に形成される。そして、開口部９の内部に露出した
シリコン２！仮１表面近傍領域がトランジスタのチャネ
ル領域４となる。
さらに、第１Ｄ図に示すように、シリコン酸化膜８ａお
よび開口部９の内面上に再度シリコン酸化膜８ｂをＣＶ
Ｄ法をＪＴＩいて堆積する。
さらに、第１Ｅ図に示すように、シリコン酸化膜８ｂを
反応性イオンエツチングなどの異方性エツチングを用い
てエツチングする。この異方性エツチング工程によって
、開口部９に面したポリシリコン層５の側面にシリコン
酸化膜のサイドウォールスペーザが形成され、かつポリ
シリコン層５の表面上にはシリコン酸化膜８ａが残余す
る。これによってポリシリコン層５の側面および上面に
膜厚５００〜１０００人程度の連なったシリコン酸化膜
８が形成される。
次に、第１Ｆ図に示すように、温度８２０℃〜９５０℃
の高温雰囲気下で熱酸化処理を行ない、開口部９内に露
出したシリコン基板１表面に膜厚１５０人程度のゲート
酸化膜３を形成する。この熱酸化処理工程においては、
前工程で形成されたシリコン酸化膜８もさらに膜厚が厚
く形成され葛。
その後、第１Ｇ図に示すように、ゲート酸化膜３および
シリコン酸化膜８の表面上に減圧ＣＶＤ法を用いてポリ
シリコン層１４を堆積する。
次に、第１Ｈ図に示すように、フォトリソグラフィ法お
よびエツチング法を用いてポリシリコンＩＡ　１４およ
びシリコン酸化膜８を同時に所定の形状にバターニング
する。パターニングされたポリシリコン層１４はＭＯ３
型トランジスタのゲート電極１４を構成する。ゲート電
極１４はシリコン酸化膜８を介してポリシリコン層５の
表面上に乗上げた形状に形成される。次に、このゲー１
［極１４をマスクとしてポリシリコン層５の内部にリン
（Ｐ）イオン１７をイオン注入する。イオン注入の注入
エネルギはリンイオン１７がポリシリコン層５内部に停
止する程度、すなわち３０　Ｋ　ｅ　Ｖ程度で行なわれ
る。
そして、第１■図に示すように、温度９００℃程度の高
温度下で熱処理を施しポリシリコン層５内部に注入され
たリンイオン１７をシリコン基板１表面へ熱拡散させる
。この熱拡散工程は加熱温度および処理時間を制御する
ことによって、不純物の拡散深さが制御される。
さらに、第１Ｊ図に示すように、今度はゲート電極１４
をマスクとしてポリシリコン層５中にヒ素（Ａｓ）イオ
ン１８を注入エネルギ５０ＫｅＶ。
ドーズＷ４　Ｘ　１０”　／　Ｃｍ２でイオン注入する
。
その後、第１Ｋ図に示すように、再度温度９５０℃程度
の高温度下で熱拡散処理を施しポリシリコン層５内部に
注入されたヒ素イオン１８をシリコン基板１表面に拡散
させる。ヒ素イオン１８の拡散深さは前工程におけるリ
ンイオン１７の拡散深さの制御と同様に熱処理温度およ
び熱処理時間によって行なわれる。そして、ヒ素イオン
１８の拡散深さはリンイオン１７より浅く設定される。
このように、２回の熱拡散工程によってシリコン基板１
表面には高濃度のヒ素イオンを含むｎ＋不純物領域６ａ
ｓ７ａと低濃度のリンイオン１７を含むｎ−不純物領域
６ｂ、７ｂとの２重拡散構造からなるソース・ドレイン
領域６．７が形成される。
その後、全面に層間絶縁膜を形成し、さらに引出電極層
５．５と配線層との配線工程が行なわれ、トランジスタ
の製造が完了する。
このように、２重拡散ｆｊ４造をｌ−ｆするソース・ト
レーｆン領域６．７は２回の独立したイオン注入工程と
熱拡散工程によって行なわれる。このために、Ｕ（濃度
不純物館域６ｂ、７ｂと高濃度の不純物領域６ａ、７ａ
の拡散深さを各々独立して精度良く１；ｌ　Ｒすること
ができる。このような方法によって形成されたソース・
ドレイン領域の不純物プロファイルの一例を第２図に示
している。第２図の横軸はシリコン基板１の主面直角方
向の深さを示し、縦軸は、不純物濃度を示している。不
純物濃度曲線は、リンとヒ素の２重拡散状態を示してお
り、特に高濃度のヒ素領域は、深さ０．１メｚｍ以下と
浅く形成されている。
また、上記実施例では、シリコン酸化膜８ａ、８ｂの堆
積工程やゲート酸化膜３の熱酸化処理工程など高温度下
で行なわれる工程の終了後、引出電極層５へのイオン注
入およびシリコン基板１表面への熱拡散工程を行なって
いる。このために、シリコン基板１中に形成された不純
物領域は熱拡散処理の後、他の工程における熱影響によ
って再拡散されることがなくなる。このために、素子構
造の微細化上から要求される不純物領域の浅い接合を精
度良く形成することができる。
次に、本発明の第２の実施例について説明する。
第２の実施例は第１の実施例の製造工程の変形例である
。すなわち、第１Ｈ図を用いて説明した工程で、引出電
極層５中にリンイオン１７とヒ素イオン１８とを連続し
てイオン注入する。その後、たとえば第１　Ｋ図を用い
て説明したように、９００℃程度の高温度の熱処理を行
ない、同時に引出電極層５中からリンイオン１７および
ヒ素イオン１８をシリコン基板１中に熱拡散させるもの
である。リンイオン１７はヒ素・ｒオン１８に比べて熱
拡散係数が大きい。したがって、同一条件での熱拡散処
理を行なうと、リンイオン１７はヒ素イオン１８より深
くシリコン基板１中に拡散する。この性質を利用して自
動的に２重拡散構造のソース・ドレイン領域６．７を形
成するものである。
また、本発明の第３の実施例について説明する。
＠３の実施例は第１の実施例の変形例であり、ソース・
ドレイン領域６．７が単層の不純物領域から１１−１成
されるものである。この第３の実施例においても熱拡散
工程が最終工程に置かれている本発明の特徴により浅い
接合の不純物領域を形成することができる。
なお、上記実施例においてイオン注入されるｎ型不純物
としてはリンおよびヒ素の他にボロン（Ｂ）などを用い
ても構わない。
さらに、上記実施例においてはｎチャネルＭＯＳトラン
ジスタを例に説明したが、ｐチャネルＭＯ３Ｉ−ランジ
スタに対しても本発明を適用できる。
［発明の効果］ 以上のように、本発明における半導体装置は、不純物領
域表面上に引出用の導電層を形成し、配線層との接続を
図ったこと、および第２導電層を第１導電層の上部にま
で乗上げた形状に構成したことにより素子構造の微細化
を図り、さらに導電層の低抵抗化を同時に実現し、さら
に不純物領域を高濃度と低濃度の２層拡散構造としたこ
とによりショー！・チャネル効果を防止し、これらによ
って微細化構造を有し、電気的特性の優れた半導体装置
を得ることができる。さらに、本発明の製造方法におい
ては、不純物領域を形成する熱拡散工程を他の高温処理
工程の終了後に行なうように構成したので、他工程の影
響を受けることなく浅い接合の不純物領域を形成でき、
トランジスタ特性の優れた半導体装置を製造することが
できる。
【図面の簡単な説明】
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図お
よび第１Ｋ図は、本発明の第１の実施例のＭＯ３型ｌ・
ランジスタの製造工程を順に示した製造工程断面図であ
る。 第２図は、本発明の第１の実施例によって製造されたＭ
　ＯＳ　Ｊ４２　＋−ランジスタのソース・ドレイン領
域の不純物濃度分布を示す不純物濃度分布図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図および第３Ｃ図は、従来のＭＯ８型トランジス
タの製造工程を順に示した製造工程断面図である。 図において、１はシリコン基板、３はゲート酸化膜、４
はチャネル領域、５は引出電極層、６゜７はソース・ド
レイン領域、６ａ、７ａはソース・ドレイン領域の高濃
度不純物領域、６ｂ、７ｂはソース・ドレイン領域の低
濃度不純物領域、８は絶縁膜（シリコン酸化膜）、１４
はゲート電極、１７はリンイオン、１８はヒ素イオンを
示している。 なお、図中、同一符号は同一または相当部分を示す。 葛ＩＡ口

Claims (2)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、 前記半導体基板中に形成された第２導電型を有する１対
    の不純物領域と、 前記１対の不純物領域の表面上に形成された第１導電層
    と、 前記１対の不純物領域の間に位置する前記半導体基板表
    面上に第１の絶縁膜を介して形成された第２導電層とを
    含み、 前記第２導電層は、その一部が、前記第１の絶縁膜に連
    なる第２の絶縁膜を介して前記第１導電層の上部に乗上
    げた構造を有している半導体装置において、 前記１対の不純物領域の各々は、相対的に高濃度の不純
    物領域と、 この高濃度不純物領域に連なり、かつその周囲を覆うよ
    うに形成された相対的に低濃度の不純物領域とからなる
    、半導体装置。
  2. （２）前記半導体基板中に形成された１対の不純物領域
    と、この不純物領域の表面上に形成された１対の第１導
    電層と、前記第１導電層の間に位置し、その一部が絶縁
    膜を介して第１導電層の上に乗上げた第２導電層とを含
    む半導体装置の製造方法であって、 前記半導体基板上に第１導電層と第１絶縁膜とを順次積
    層する工程と、 前記第１絶縁膜と前記第１導電層とをエッチングし、前
    記半導体基板表面に達する開口部を形成する工程と、 前記開口部の側壁面に相対的に厚い第２絶縁膜を形成し
    、前記開口部内に露出した前記半導体基板表面に相対的
    に薄い第３絶縁膜を形成する工程と、 前記第１、第２および第３絶縁膜の表面上に第２導電層
    を形成する工程と、 前記第２導電層および前記第１絶縁膜を選択的にエッチ
    ングし、前記第２導電層の一部が前記第１導電層の表面
    上に乗上げた形状にパターニングする工程と、 前記第２導電層をマスクとして前記第１導電層の内部に
    選択的に不純物をイオン注入する工程と、前記第１導電
    層中に注入された不純物を熱拡散することにより前記半
    導体基板中に不純物領域を形成する工程とを備えた、半
    導体装置の製造方法。
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