JPS6154661A

JPS6154661A - 半導体装置の製造方法

Info

Publication number: JPS6154661A
Application number: JP59176260A
Authority: JP
Inventors: Yukio Takeuchi; 幸雄竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-08-24
Filing date: 1984-08-24
Publication date: 1986-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置の製造方法に関し、特にダイナミッ
クメモリにおける基板と配線とのコンタクト方法の改良
に関する。

〔発明の技術的背景〕

従来、ダイミックＲＡＭにおいて例えばＰ型シリコン基
板に形成されたＮ＋ドレイン領域と多結晶シリコン等か
らなる配線とのコンタクトは以下のようにして行われて
いる。すなわち、まず基板上にキャパシタ酸化膜を介し
てキャパシタ電極を、またゲート酸化膜を介してトラン
スファトランジスタのゲート電極をそれぞれ形成し、更
にイオン注入によりＮ＋＋ソース、ドレイン領域を形成
する。次いで、全面にシリコン酸化膜等の層間絶縁膜を
堆積し、写真蝕刻法によりコンタクトホールを開孔した
後、多結晶シリコンなどの配線材料を堆積してコンタク
トをとり、更に配線材料をパターニングして配線（ビッ
ト線）を形成している。

〔背景技術の問題点〕

しかし、全面に堆積されたシリコン酸化膜等の層間絶縁
膜に写真蝕刻法によりコンタクトホールを開孔するとい
う従来の方法では、近年の素子の微細化に伴いパターニ
ング時の合わせズレの影響が大きくなり、ゲート電極と
の短絡、素子分離領域との接触による素子特性の劣化等
が問題となる。

このような問題を避けるためにはパターン上で余裕を持
つことが必要となるが、これは高集積化にとって大きな
障害となる。

また、基板側がヒ素又はリンを拡散した高濃度のＮ＋型
型数散層ある場合には表面に自然酸化膜が形成され易く
、特に配線材料として多結晶シリコンを用いた場合に、
この自然酸化膜がＮ＋型型数散層のコンタクトをとる際
のバリヤとなるため良好なオーミック特性が得られない
という問題がある。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであり、コンタ
クトホール形成時の合わせ余裕を必要とせず、また基板
側の自然酸化膜の発生を防止して配線材料として多結晶
シリコンを用いた場合でも良好なオーミックコンタクト
を得ることができる半導体装置の製造方法を提供しよう
とするものである。

〔発明の概要〕

本発明の半導体装置の製造方法は、絶縁分離されたキャ
パシタ電極及びゲート電極とその上に積層された絶縁膜
を形成した後、ソース、ドレイン形成領域にまず低濃度
拡散層を形成し、次にゲート電極の側壁に絶縁膜を形成
してゲート電極を絶縁分離した後、コンタクト部となる
ドレイン形成領域のみを耐酸化性膜で覆い、ソース形成
領域に高濃度拡散層を形成し、その表面に酸化膜を成長
させ、更に前記耐酸化性膜を除去した後、全面に不純物
を含む配線材料を堆積し、この配線材料から不純物を拡
散させてドレイン形成領域に高濃度拡散層を形成するこ
とを骨子とするものである。

このような方法によれば、コンタクト部となるドレイン
形成領域のみを覆っている耐酸化性膜を除去することに
より配線とのダイレクトコンタクトを自己整合的にとる
ことができるので、合わせ余裕を見込む必要がない。ま
た、コンタクト部となるドレイン領域の高濃度拡散層は
配線材料からの不純物拡散により形成され、配線材料と
の接触前は基板側は低濃度拡散層であるので、自然酸化
膜の発生を防止することができ、配線材料が多結晶シリ
コンでも良好なオーミックコンタクトをとることができ
る。

〔発明の実施例〕

以下、本発明方法を１トランジスタ１キヤパシタのダイ
ナミックＲＡＭの製造に適用した実施例を第１図〜第７
図を参照して説明する。なお、第１図〜第７図には２ビ
ット分のメモリセル領域を図示する。

まず、Ｐ型シリコン基板１表面に選択酸化法によりフィ
ールド酸化膜２を形成した後、フィールド酸化膜２に囲
まれた素子領域表面に膜厚２５０人のキャパシタ酸化膜
３を形成し、更に全面に膜厚４０００人の第１の多結晶
シリコン膜を堆積した後、不純物拡散を行なう。次に、
第１の多結晶シリコン膜をパターニングしてキャパシタ
電極４を形成する。つづいて、熱酸化を行ない、キヤパ
シタ電極４の表面にトランスファゲート電極との層間絶
縁膜となる膜厚２０００人の多結晶シリコン酸化膜５を
形成する。つづいて、キャパシタ電極４部以外の酸化膜
を選択的に除去する（第１図図示）。つづいて、露出し
た基板１表面に膜厚３５０人のゲート酸化膜６を形成し
た後、膜厚４０００人の第２の多結晶シリコン膜を堆積
して不純物拡散を行ない、更に全面に膜厚３０００人の
ＣＶＤ酸化膜を堆積する。つづいて、前記ＣＶＤ酸化膜
、第２の多結晶シリコン膜及びゲート酸化膜６を順次パ
ターニングしてトランスファゲート電極７、・・・及び
その上のＣＶＤ酸化膜パターン８、・・・を形成する。

つづいて、ＣＶＤ酸化膜パターン８、・・・及びトラン
スファゲート電極７、・・・をマスクとして例えばヒ素
をイオン注入することによりソース、ドレイン形成領域
にＮ−型拡散層９、・・・を形成する（第２図図示）。

次いで、ソース、ドレイン形成領域表面を酸化処理した
後、全面に膜厚３０００人のＣＶＤ酸化膜１０を堆積す
る（第３図図示）。つづいて、反応性イオンエツチング
（ＲＩＥ）により前記ＣＶＤＩ化膜１０をエツチングし
てトランスファゲート電極７、・・・及びＣＶＤ酸化膜
パターン８、・・・の側壁にＣＶＤ酸化膜１０′、・・
・を残存させる。つづいて、熱酸化を行ない、露出した
ソース、ドレイン形成領域表面に膜厚３００人の熱酸化
膜１１、・・・を形成する（第４図図示）。

次いで、全面に膜厚１０００人の窒化シリコン膜を堆積
した後、写真蝕刻法によりパ、ターニングしてコンタク
ト部（トレイン形成領域）を覆うように窒化シリコン膜
パターン１２を形成する。つづいて、窒化シリコン膜パ
ターン１２、ＣＶＤ酸化膜パターン８、・・・、トラン
スファゲート電極７、・・・及びこれらの側壁に残存し
たＣＶＤ酸化膜１０′、・・・をマスクとして例えばヒ
素を加速エネルギー４ｏｔｔｅｖ、ドーズ量３Ｘ１０１
５ｃｍ４の条件でイオン注入することによりＮ＋型抵拡
散層１３・・・を形成し、前記Ｎ−型拡散層９、・・・
とＮ＋型抵拡散層１３・・・とからなるソース領域１４
、・・・を形成する。つづいて、ウェット酸素雰囲気中
、８５Ｏ℃で４０分間熱酸化を行ない、ソース領域１４
、・・・の表面に膜厚２０００人の熱酸化膜１５、・・
・を成長させる（第５図図示）。つづいて、窒化シリコ
ン膜パターン１２をプラズマエツチングにより除去する
。この際、窒化シリコン膜パターン１２の下には膜厚３
００人の熱酸化膜１１が存在するため、基板１が損傷を
受けることはない。つづいて、ドレイン形成領域上の熱
酸化膜１１をフッ酸を含む溶液によりエツチングする。

この際、ソース領域１４、・・・表面の熱酸化膜１５、
・・・もエツチングされるが、この熱酸化膜１５、・・
・は２０００人であるので、エツチング後でも約１５０
０人程度残存する（第６図図示）。つづいて、全面にビ
、ット線となる第３の多結晶シリコン膜を堆積した後、
ＰＯＣλ３を拡散源として９００℃で３０分間熱拡散を
行なう。この際、基板１にもリンが拡散され、Ｎ＋型抵
拡散層１６形成され、前記Ｎ−型拡散層９とＮ＋型抵拡
散層１６らなるドレイン領域１７が形成される。つづい
て、第３の多結晶シリコン膜をパターニングしてビット
線１８を形成し、ダイナミックＲＡＭのメモリセルを製
造する（第７図図示）。

しかして本発明方法によれば、第６図の工程でコンタク
ト部となるドレイン形成領域のみを覆っている窒化シリ
コン膜パターン１２及びその下の熱酸化膜１１を除去す
ることにより配線材料である第３の多結晶シリコン膜と
のダイレクトコンタクトを自己整合的にとることができ
るので、合わせ余裕を見込む必要がない。

また、コンタクト部となるドレイン領域１７のＮ＋型抵
拡散層１６ビット線１８となる第３の多結晶シリコン膜
に含まれるリンを拡散させることにより形成され、第３
の多結晶シリコン膜との接触前は基板側は不純物濃度ｌ
Ｘ１０１８ｃｍ’程度のＮ−型拡散層９であるので、不
純物濃度　５×’＋０ｃｒｎ−３程度のＮ＋型型数散層
比べて自然酸化膜が発生しにくく、良好なオーミックコ
ンタクトをとることができる。

更に、ソース、ドレイン領域がいわゆるＬＤＤ（Ｌ　１
ｏｈｔｌｙ　　Ｄ　ｏｐｅｄ　　Ｄ　ｒａｉｎ）構造で
ある（７）Ｔ”、ドレイン近傍の電界集中による素子特
性の劣化を防止することができる。

なお、本発明方法では耐酸化性膜である窒化シリコン膜
のパターニングの際にマスク合わせ工程が１回増加する
が、コンタクトホール開孔のためのマスク合わせ工程が
なくなるため工程数は従来と同じである。また、周辺回
路を０ＭＯ８で形成すると、多結晶シリコンと基板との
ダイレクトコンタクトが多く用いられるが、この場合に
はＮチャネル側へのイオン注入時にＰチャネル側にホト
レジストパターンを形成するため、このマスク合わせ工
程を利用することにより窒化シリコン膜をパターニング
することができ、実質的にマスク合わせ工程を１回減ら
せるという利点がある。

なお、上記実施例ではＰＯＣｌａを拡散源として熱処理
を行なうことにより多結晶シリコン膜にリンをドープし
たが、イオン注入法を用いてもよい。

また、上記実施例ではビット線を多結晶シリコン膜で形
成したが、これに限らず多結晶シリコン膜と高融点金属
もしくはその珪化物との積層膜を用いても同様な効果を
得ることができる。

〔発明の効果〕以上詳述した如（本発明の半導体装置の製造方法によれ
ば、コンタクトホール形成時の合わせ余裕を必要とせず
、また基板側の自然酸化膜の発生を防止して配線材料と
して多結晶シリコンを用いた場合でも良好なオーミック
コンタクトを得ることができる等顕著な効果を奏するも
のである。

【図面の簡単な説明】

第１図〜第７図は本発明の実施例におけるダイナミック
ＲＡＭの製造方法を示す断面図である。１・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・キャパシタ酸化膜、４・・・キャパシタ電極
、５・・・多結晶シリコン酸化膜、６・・・ゲート酸化
膜、７・・・トランスファゲート電極、８・・・ＣＶＤ
酸化膜パターン、９・・・Ｎ−型拡散層、１０，１０−
・・・ｃｖＤ酸化膜、１１．１５・・・熱酸化膜、１２
・・・窒化シリコン膜パターン、１３．１６・・・Ｎ＋
型抵拡散層１４・・・ソース領域、１７・・・ドレイン
領域、１８・・・ビット線。

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板上にキャパシタ絶縁膜を
介してキャパシタ電極を形成し、更に該キャパシタ電極
上に層間絶縁膜を形成する工程と、半導体基板上にゲー
ト絶縁膜を介してゲート電極及び絶縁膜を積層して形成
する工程と、前記キャパシタ電極及びゲート電極をマス
クとして第２導電型の不純物をイオン注入することによ
りソース、ドレイン形成領域に第２導電型の低濃度拡散
層を形成する工程と、前記ゲート電極の側壁に絶縁膜を
形成する工程と、ドレイン形成領域のみを耐酸化性膜で
覆う工程と、前記キャパシタ電極、ゲート電極及びその
側壁の絶縁膜をマスクとして第２導電型の不純物をイオ
ン注入することにより第２導電型の高濃度拡散層を形成
し、前記低濃度拡散層と高濃度拡散層とからなるソース
領域を形成する工程と、前記耐酸化性膜をマスクとして
熱酸化を行ない、前記ソース領域表面に熱酸化膜を成長
させる工程と、前記耐酸化性膜を除去した後、全面に第
２導電型の不純物を含む配線材料を堆積する工程と、熱
処理により該配線材料から不純物を拡散させ、第２導電
型の高濃度拡散層を形成し、前記低濃度拡散層と高濃度
拡散層とからなる第２導電型のドレイン領域を形成する
工程と、前記配線材料をパターニングして配線を形成す
る工程とを具備したことを特徴とする半導体装置の製造
方法。
（２）ドレイン形成領域のみを耐酸化性膜で覆う前に、
ソース、ドレイン形成領域表面に酸化膜を形成すること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。
（３）配線材料が多結晶シリコン膜又は多結晶シリコン
膜と高融点金属もしくはその珪化物との積層膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。