JPH0640549B2 - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPH0640549B2 JPH0640549B2 JP57221086A JP22108682A JPH0640549B2 JP H0640549 B2 JPH0640549 B2 JP H0640549B2 JP 57221086 A JP57221086 A JP 57221086A JP 22108682 A JP22108682 A JP 22108682A JP H0640549 B2 JPH0640549 B2 JP H0640549B2
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】 本発明は半導体装置の製造方法の改良に関し、特に大規
模集積回路のＭＯＳトランジスタを製造するための改良
された処理技術に関する。
模集積回路のＭＯＳトランジスタを製造するための改良
された処理技術に関する。
ＭＯＳトランジスタは一般に基板中にソース／ドレイン
領域と、これらソース／ドレイン領域間の基板の上であ
つてしかも基板から比較的薄い誘電体により分離された
ゲート電極とを有している。このゲートとソース／ドレ
イン領域との相対的な整合はトランジスタの性能に影響
する重要な因子である。
領域と、これらソース／ドレイン領域間の基板の上であ
つてしかも基板から比較的薄い誘電体により分離された
ゲート電極とを有している。このゲートとソース／ドレ
イン領域との相対的な整合はトランジスタの性能に影響
する重要な因子である。
従来の製造技術によれば一般にソース／ドレイン領域の
縁部がまずゲートの縁部と実質的に垂直方向で整合され
る。しかしながら、以降の熱処理段階においてソース／
ドレイン領域が横方向に拡散する。このためゲートの縁
部がソース／ドレイン領域と重なつてしまう。その結
果、好ましくないゲート−ドレイン重畳およびミラー容
量が生じ、トランジスタの動作速度が低下する。
縁部がまずゲートの縁部と実質的に垂直方向で整合され
る。しかしながら、以降の熱処理段階においてソース／
ドレイン領域が横方向に拡散する。このためゲートの縁
部がソース／ドレイン領域と重なつてしまう。その結
果、好ましくないゲート−ドレイン重畳およびミラー容
量が生じ、トランジスタの動作速度が低下する。
この問題を回避するために、ゲートの縁部に対してオー
バーハングとなるフオトレジストまたは誘電体を与える
ようにそのゲートをアンダーカツトするようにゲートの
上面にフオトレジストまたは誘電体を設けることが試み
られている。このオーバーハングはゲートの近接縁部か
らソース／ドレイン注入を横方向に分離するソース／ド
レイン注入領域を限定する。しかしながら、アンダーカ
ツトの量の制御は困難であり、従つてゲートとソース／
ドレイン領域間の整合は大幅に変化する。
バーハングとなるフオトレジストまたは誘電体を与える
ようにそのゲートをアンダーカツトするようにゲートの
上面にフオトレジストまたは誘電体を設けることが試み
られている。このオーバーハングはゲートの近接縁部か
らソース／ドレイン注入を横方向に分離するソース／ド
レイン注入領域を限定する。しかしながら、アンダーカ
ツトの量の制御は困難であり、従つてゲートとソース／
ドレイン領域間の整合は大幅に変化する。
他の問題はソース／ドレイン領域用のコンタクトに関す
る。コンタクトをパターン形成する方法に厳しい許容度
を設定しない限り、ゲート電極から充分分離された良好
な整合度をもつソース／ドレインコンタクトをつくるこ
とは困難である。
る。コンタクトをパターン形成する方法に厳しい許容度
を設定しない限り、ゲート電極から充分分離された良好
な整合度をもつソース／ドレインコンタクトをつくるこ
とは困難である。
これらの理由により従来の製造技術は特に集積度の高さ
が最も重要である高速大規模集積回路の構成には充分満
足なものではない。
が最も重要である高速大規模集積回路の構成には充分満
足なものではない。
本発明の一般的な目的はＭＯＳトランジスタ用の改良さ
れた製造技術を提供することである。
れた製造技術を提供することである。
本発明の他の目的は充分制御されて大幅に低下したミラ
ー容量およびより高い動作速度を有するＭＯＳトランジ
スタの製造技術を提供することである。
ー容量およびより高い動作速度を有するＭＯＳトランジ
スタの製造技術を提供することである。
本発明の他の目的はソース／ドレインコンタクトがそれ
らのゲート電極に対し、より容易に自己整合するごとく
なつた製造技術を提供することである。
らのゲート電極に対し、より容易に自己整合するごとく
なつた製造技術を提供することである。
本発明によれば、基板上にゲート電極および自己整合さ
れたソース／ドレイン領域を有するＭＯＳトランジスタ
の製造方法において、 (a)前記基板から絶縁された、ドープされたポリシリコ
ン電極を形成する工程と、 (b)前記ゲート電極上に酸化膜層を、ソース／ドレイン
予定領域上よりもポリシリコン電極の上部や側面で酸化
膜が速く成長する、水蒸気雰囲気中での熱的成長を行っ
て、ソース／ドレイン予定領域上と比較して相対的に厚
い酸化膜をポリシリコン電極の上部や側面に形成する工
程と、 (c)前記(b)の工程で厚さが制御された酸化膜を注入マス
クとして機能させるべく、ゲート電極に隣接する酸化膜
層を残すように異方性エッチングする工程と、 (d)ゲート電極の側面に酸化膜が存在することによって
ゲート電極の下部の基板領域から横方向にソース／ドレ
イン領域の端部がオフセットするようにソース／ドレイ
ン領域にイオン注入する工程と、 (e)ソース／ドレイン領域の側縁がほぼゲート電極の側
部に整合するまでソース／ドレイン領域を熱拡散させる
ことにより、熱拡散後にソース／ドレイン領域とゲート
電極間で実質的なギャップや重なりがないようにしたこ
とを特徴とする。
れたソース／ドレイン領域を有するＭＯＳトランジスタ
の製造方法において、 (a)前記基板から絶縁された、ドープされたポリシリコ
ン電極を形成する工程と、 (b)前記ゲート電極上に酸化膜層を、ソース／ドレイン
予定領域上よりもポリシリコン電極の上部や側面で酸化
膜が速く成長する、水蒸気雰囲気中での熱的成長を行っ
て、ソース／ドレイン予定領域上と比較して相対的に厚
い酸化膜をポリシリコン電極の上部や側面に形成する工
程と、 (c)前記(b)の工程で厚さが制御された酸化膜を注入マス
クとして機能させるべく、ゲート電極に隣接する酸化膜
層を残すように異方性エッチングする工程と、 (d)ゲート電極の側面に酸化膜が存在することによって
ゲート電極の下部の基板領域から横方向にソース／ドレ
イン領域の端部がオフセットするようにソース／ドレイ
ン領域にイオン注入する工程と、 (e)ソース／ドレイン領域の側縁がほぼゲート電極の側
部に整合するまでソース／ドレイン領域を熱拡散させる
ことにより、熱拡散後にソース／ドレイン領域とゲート
電極間で実質的なギャップや重なりがないようにしたこ
とを特徴とする。
以下に代表的なＭＯＳトランジスタのソース／ドレイン
領域とそのポリシリコンゲート電極との整合を制御しそ
して自己整合したソース／ドレインコンタクトを形成す
る方法を述べる。その後にポリシリコンまたは他のゲー
ト材料を用いる場合に同じ結果を達成すると共に製造上
の種々の他の観点についての制御を与える技術について
説明する。以下に詳述するようにこの自己整合したソー
ス／ドレイン領域は必要であれば例えばトランジスタの
ゲート上に誘電体絶縁層を同時に設けることによりシリ
コン単体に対してであつても形成される。
領域とそのポリシリコンゲート電極との整合を制御しそ
して自己整合したソース／ドレインコンタクトを形成す
る方法を述べる。その後にポリシリコンまたは他のゲー
ト材料を用いる場合に同じ結果を達成すると共に製造上
の種々の他の観点についての制御を与える技術について
説明する。以下に詳述するようにこの自己整合したソー
ス／ドレイン領域は必要であれば例えばトランジスタの
ゲート上に誘電体絶縁層を同時に設けることによりシリ
コン単体に対してであつても形成される。
減少したミラー容量および自己整合コンタクトを与える
べく自己整合したソース／ドレインを有するＭＯＳトラ
ンジスタの製造方法を第１ないし第４図を参照して次に
説明する。これらの図はこの製造方法における種々の段
階で行われるトランジスタ製造工程を例示するものであ
る。
べく自己整合したソース／ドレインを有するＭＯＳトラ
ンジスタの製造方法を第１ないし第４図を参照して次に
説明する。これらの図はこの製造方法における種々の段
階で行われるトランジスタ製造工程を例示するものであ
る。
第１図は基板10および例えば局部酸化により従来の方法
で形成されるフイールド酸化物領域12，13を示してい
る。これらフイールド酸化物領域間に１個のＭＯＳトラ
ンジスタが従来のようにまずゲート酸化物14を形成する
ことによりつくられる。次に面抵抗約20Ω／□までドー
ピングされたＰＯＬＹで示すポリシリコン層が限定され
そしてフオトレジストパターン形成技術によりエツチン
グされる。これによりＰＯＬＹゲート電極16がトランジ
スタの目的とするチヤネルの上に形成される。
で形成されるフイールド酸化物領域12，13を示してい
る。これらフイールド酸化物領域間に１個のＭＯＳトラ
ンジスタが従来のようにまずゲート酸化物14を形成する
ことによりつくられる。次に面抵抗約20Ω／□までドー
ピングされたＰＯＬＹで示すポリシリコン層が限定され
そしてフオトレジストパターン形成技術によりエツチン
グされる。これによりＰＯＬＹゲート電極16がトランジ
スタの目的とするチヤネルの上に形成される。
例えば酸化物である誘電体層18が次にゲート電極16の上
面および側面上およびゲート電極に隣接した基板の上
に、ゲート電極の上および側面の酸化物層が目的とする
ソース／ドレイン領域の上のゲート電極に隣接した酸化
物層と比較して厚くなるように形成される。これは厚さ
約500nmの酸化物層18がゲート電極の上面（寸法Ａ）上
に形成されるまで８５０℃で蒸気酸化するとにより完全
に形成される。この酸化物を差をもつて成長させる工程
はゲート電極の側面（寸法Ｂ）上にほゞ同様の厚さの酸
化物をその目的とするソース／ドレイン領域の上に比較
的薄い酸化物層（寸法Ｃ）をつくる。Ｃにおける酸化物
の厚さはドーピングされたゲート電極の上面および側面
上で酸化物はより高速で成長するから一般に約170nmで
ある。酸化物層18の寸法およびその形成方法とは無関係
にゲート電極（寸法Ｂ）の側面の酸化物の厚さは後に注
入されるソースとドレインがゲート電極とソース／ドレ
イン領域との間に実質的なギヤツプあるいは重なりを生
じることなくトランジスタの製造の結果ゲート電極16の
垂直縁部と密に整合するように選ばれる。すなわち、ゲ
ート電極の側面上の酸化物は基板の下側部分を覆つて注
入が生じないようにする注入マスクとして作用する。
面および側面上およびゲート電極に隣接した基板の上
に、ゲート電極の上および側面の酸化物層が目的とする
ソース／ドレイン領域の上のゲート電極に隣接した酸化
物層と比較して厚くなるように形成される。これは厚さ
約500nmの酸化物層18がゲート電極の上面（寸法Ａ）上
に形成されるまで８５０℃で蒸気酸化するとにより完全
に形成される。この酸化物を差をもつて成長させる工程
はゲート電極の側面（寸法Ｂ）上にほゞ同様の厚さの酸
化物をその目的とするソース／ドレイン領域の上に比較
的薄い酸化物層（寸法Ｃ）をつくる。Ｃにおける酸化物
の厚さはドーピングされたゲート電極の上面および側面
上で酸化物はより高速で成長するから一般に約170nmで
ある。酸化物層18の寸法およびその形成方法とは無関係
にゲート電極（寸法Ｂ）の側面の酸化物の厚さは後に注
入されるソースとドレインがゲート電極とソース／ドレ
イン領域との間に実質的なギヤツプあるいは重なりを生
じることなくトランジスタの製造の結果ゲート電極16の
垂直縁部と密に整合するように選ばれる。すなわち、ゲ
ート電極の側面上の酸化物は基板の下側部分を覆つて注
入が生じないようにする注入マスクとして作用する。
酸化物層18の形成後にソース／ドレイン領域が約６×10
15個／cm2のイオン線量で約0.3ミクロンの深さまで例え
ば砒素または燐のイオン注入を受ける。ゲート電極16の
側面上の酸化物により与えられるマスク効果により、ソ
ース／ドレイン領域20，22はゲート電極の垂直縁部近辺
では注入されない。むしろゲート電極16とソース／ドレ
イン領域との間にギヤツプが生じてソース／ドレイン領
域の拡散を許すことになる。
15個／cm2のイオン線量で約0.3ミクロンの深さまで例え
ば砒素または燐のイオン注入を受ける。ゲート電極16の
側面上の酸化物により与えられるマスク効果により、ソ
ース／ドレイン領域20，22はゲート電極の垂直縁部近辺
では注入されない。むしろゲート電極16とソース／ドレ
イン領域との間にギヤツプが生じてソース／ドレイン領
域の拡散を許すことになる。
或る場合には改良された分離を行うために層18の厚さ
（寸法Ａ）を増加することが望ましい。また薄い酸化物
を通しまたは全く直接にソース／ドレイン領域を注入す
るような場合には厚さＣを別個に制御または減少させる
ことが望ましいことがある。これらの場合には後述する
プラズマエツチングのような異方性のエツチングを用い
てソース／ドレイン領域を覆う酸化物層を除去または薄
くすることも出来る。異方性エツチングを用いることに
よれば、側面酸化物（寸法Ｂ）は実質に薄くされず、そ
のためゲート電極と注入されたソース／ドレイン領域間
のギヤツプは約500nmとなる。しかしながら以降の熱処
理によるソース／ドレイン領域の横方向の拡散を少くす
る、例えば300nmのような小さいギヤツプを与えるに
は、ゲート電極の側面上の酸化物を制御可能に薄くする
ようにエツチングの異方性を変更することが望ましい。
（寸法Ａ）を増加することが望ましい。また薄い酸化物
を通しまたは全く直接にソース／ドレイン領域を注入す
るような場合には厚さＣを別個に制御または減少させる
ことが望ましいことがある。これらの場合には後述する
プラズマエツチングのような異方性のエツチングを用い
てソース／ドレイン領域を覆う酸化物層を除去または薄
くすることも出来る。異方性エツチングを用いることに
よれば、側面酸化物（寸法Ｂ）は実質に薄くされず、そ
のためゲート電極と注入されたソース／ドレイン領域間
のギヤツプは約500nmとなる。しかしながら以降の熱処
理によるソース／ドレイン領域の横方向の拡散を少くす
る、例えば300nmのような小さいギヤツプを与えるに
は、ゲート電極の側面上の酸化物を制御可能に薄くする
ようにエツチングの異方性を変更することが望ましい。
ソース／ドレイン領域が注入形成された後に、熱処理を
含む通常の処理が行われる。そのような熱処理中に、注
入されたソース／ドレイン領域はより深く（例えば約0.
7ミクロンまで）形成されそして横方向にはゲート電極
（第２図）の垂直縁部と実質的に整合するように形成さ
れる。以降の周知の熱処理によりソース／ドレイン領域
の縁部が寸法Ｂにほゞ等しい距離だけ横方向に形成され
るようにゲート電極の側面上の酸化物層18の厚さを得る
ことによつて良好な整合が得られる。
含む通常の処理が行われる。そのような熱処理中に、注
入されたソース／ドレイン領域はより深く（例えば約0.
7ミクロンまで）形成されそして横方向にはゲート電極
（第２図）の垂直縁部と実質的に整合するように形成さ
れる。以降の周知の熱処理によりソース／ドレイン領域
の縁部が寸法Ｂにほゞ等しい距離だけ横方向に形成され
るようにゲート電極の側面上の酸化物層18の厚さを得る
ことによつて良好な整合が得られる。
熱処理後に、中間酸化物層24が例えば約500nmの深さと
なるように付着される。第２図に示すようにこの中間酸
化物層はフイールド酸化物領域12,13を含む全面を覆う
ようにするとよい。
なるように付着される。第２図に示すようにこの中間酸
化物層はフイールド酸化物領域12,13を含む全面を覆う
ようにするとよい。
ゲート電極およびソース／ドレイン領域用のコンタクト
は26,28,30にフオトレジスト層をパターン限定すること
によりつくられる。図示のようにコンタクト領域はこの
ようにしてフオトレジスト26と28の間に形成される。こ
のコンタクト領域はフイード酸化物領域12とPOLYゲート
電極を覆う。同様の重なりがフオトレジスト28と30の間
の領域に形成される。
は26,28,30にフオトレジスト層をパターン限定すること
によりつくられる。図示のようにコンタクト領域はこの
ようにしてフオトレジスト26と28の間に形成される。こ
のコンタクト領域はフイード酸化物領域12とPOLYゲート
電極を覆う。同様の重なりがフオトレジスト28と30の間
の領域に形成される。
次に酸化物層18と24がコンタクト領域から除去され、基
板が好適にはプラズマエツチングを用いてソース／ドレ
イン領域の上で露出される。フオトレジストでマスクさ
れないフイールド酸化物も同じく露出され、POLYゲート
と重なるマスクされない酸化物層18は薄くされうる。そ
のようなプラズマエツチングは例えば異方性エツチング
が可能である反応形プラズマエツチヤーにより行うこと
が出来る。プレート間が密接（約２cm）した平行プレー
ト形リアクタでは総合圧力約700ミリトール、電力約200
0ワツトとし、50％CHF3および50％C2F6を用いた場合に
効果的である。
板が好適にはプラズマエツチングを用いてソース／ドレ
イン領域の上で露出される。フオトレジストでマスクさ
れないフイールド酸化物も同じく露出され、POLYゲート
と重なるマスクされない酸化物層18は薄くされうる。そ
のようなプラズマエツチングは例えば異方性エツチング
が可能である反応形プラズマエツチヤーにより行うこと
が出来る。プレート間が密接（約２cm）した平行プレー
ト形リアクタでは総合圧力約700ミリトール、電力約200
0ワツトとし、50％CHF3および50％C2F6を用いた場合に
効果的である。
ここで誘電体層18と24は同一材料または異つた材料であ
つてもよいことに注意すべきである。ゲート電極上の誘
電体層18の薄層化を回避するエツチストツプ効果を与え
るには異つた材料を用いるとよい。例えば誘電体18は窒
化物でもよく、誘電体24は二酸化シリコンでよい。この
場合には酸化物の異つた成長は利用出来ないが次に述べ
る方法の一つを用いることが出来る。
つてもよいことに注意すべきである。ゲート電極上の誘
電体層18の薄層化を回避するエツチストツプ効果を与え
るには異つた材料を用いるとよい。例えば誘電体18は窒
化物でもよく、誘電体24は二酸化シリコンでよい。この
場合には酸化物の異つた成長は利用出来ないが次に述べ
る方法の一つを用いることが出来る。
誘電体18と24が二酸化シリコンのような同様の材料から
なる場合には窒化物のような他の材料からなる薄い層が
誘電体24の形成前に誘電体18上に与えられる。これはま
たエツチングにより、誘電体24を除去する間に誘電体18
を除去しないようにする。しずれにしても誘電体層18は
POLYゲート16上に残り、ソース／ドレイン領域について
の自己整合コンタクトまたはインタコネクトの形成を容
易にする。
なる場合には窒化物のような他の材料からなる薄い層が
誘電体24の形成前に誘電体18上に与えられる。これはま
たエツチングにより、誘電体24を除去する間に誘電体18
を除去しないようにする。しずれにしても誘電体層18は
POLYゲート16上に残り、ソース／ドレイン領域について
の自己整合コンタクトまたはインタコネクトの形成を容
易にする。
前述の方向性をもつたエツチングにより第３図に示す構
造が得られるのであり、中間酸化物層24aとフオトレジ
スト26がフイールド酸化物12の図示の部分の上に残され
る。フイールド酸化物13の図示の部分は中間酸化物層24
cとフオトレジスト30とにより覆われ、そして残りの酸
化物層の中央部分は中間酸化物層24bとフオトレジスト2
8により覆われる。
造が得られるのであり、中間酸化物層24aとフオトレジ
スト26がフイールド酸化物12の図示の部分の上に残され
る。フイールド酸化物13の図示の部分は中間酸化物層24
cとフオトレジスト30とにより覆われ、そして残りの酸
化物層の中央部分は中間酸化物層24bとフオトレジスト2
8により覆われる。
第４図を参照すると、これらフオトレジストは従来通り
に除去され、そしてインタコネクト32がソース／ドレイ
ン領域20の上になつてPOLYゲートとフイールド酸化物12
に重なるようにアルミニウムあるいはポリシリコンのよ
うなインタコネクト接触層32，34が設けられる。同様に
インタコネクト34はソース／ドレイン領域22の上になつ
てPOLYゲートとフイールド酸化物領域13に重なる。これ
らインタコネクトのパターンは従来のようにソース／ド
レイン領域とゲート領域を電気的に接触させるために使
用出来る。
に除去され、そしてインタコネクト32がソース／ドレイ
ン領域20の上になつてPOLYゲートとフイールド酸化物12
に重なるようにアルミニウムあるいはポリシリコンのよ
うなインタコネクト接触層32，34が設けられる。同様に
インタコネクト34はソース／ドレイン領域22の上になつ
てPOLYゲートとフイールド酸化物領域13に重なる。これ
らインタコネクトのパターンは従来のようにソース／ド
レイン領域とゲート領域を電気的に接触させるために使
用出来る。
上述の製造技術によりいくつかの利点が得られる。最も
大きな利点は最終的に処理されたソース／ドレイン領域
とPOLYゲートとの間に望ましくない重なりがないことで
ある。従ってトランジスタのミラー容量が減少し、その
結果より高速の動作が得られる。更にPOLYゲートの幅は
トランジスタの電気的なチヤンネル長さにほゞ等しい。
これにより、従来より長いチヤンネル特性を有するトラ
ンジスタをより小さい寸法でつくることが出来る。
大きな利点は最終的に処理されたソース／ドレイン領域
とPOLYゲートとの間に望ましくない重なりがないことで
ある。従ってトランジスタのミラー容量が減少し、その
結果より高速の動作が得られる。更にPOLYゲートの幅は
トランジスタの電気的なチヤンネル長さにほゞ等しい。
これにより、従来より長いチヤンネル特性を有するトラ
ンジスタをより小さい寸法でつくることが出来る。
この製造技術の次に重要な利点はソース／ドレインコン
タクトが自己整合することである。これはこの技術がPO
LYゲートを酸化物層18で保護しつつ基板をソース／ドレ
イン領域全体についてエツチング出来るようになつてい
ることによる。フオトレジスト28がゲート16に対して整
合していなくても酸化物18はインタコネクト32，34がソ
ース／ドレイン領域に与えられるときゲートに対する短
絡を防止する。
タクトが自己整合することである。これはこの技術がPO
LYゲートを酸化物層18で保護しつつ基板をソース／ドレ
イン領域全体についてエツチング出来るようになつてい
ることによる。フオトレジスト28がゲート16に対して整
合していなくても酸化物18はインタコネクト32，34がソ
ース／ドレイン領域に与えられるときゲートに対する短
絡を防止する。
これらインタコネクトをつくる方法もトランジスタの寸
法の減少に寄与する。第５図に示す概略上面図にあるよ
うにインタコネクトパターン32と34はハツチングした領
域36と38により示される活性領域を覆いながらPOLY16と
重ねる。一般にPOLYおよび活性領域の幅は約２ミクロン
であつて約0.5ミクロン（寸法Ｄ）の重なりがインタコ
ネクトパターンとPOLYの間に存在する。その結果、トラ
ンジスタの寸法（Ｅ）は約７ミクロン以下となる。
法の減少に寄与する。第５図に示す概略上面図にあるよ
うにインタコネクトパターン32と34はハツチングした領
域36と38により示される活性領域を覆いながらPOLY16と
重ねる。一般にPOLYおよび活性領域の幅は約２ミクロン
であつて約0.5ミクロン（寸法Ｄ）の重なりがインタコ
ネクトパターンとPOLYの間に存在する。その結果、トラ
ンジスタの寸法（Ｅ）は約７ミクロン以下となる。
本発明の方法を実施するにはいくつかの方法がある。例
えば中間酸化物層24の使用を省略しそしてコンタクト領
域を非選択エツチングで限定してもよい。そのようにし
てつくられる構造は中間酸化物がない点を除き第４図に
示すものとほゞ同じである。この技術は自己整合埋設形
コンタクトを形成するに有効である。
えば中間酸化物層24の使用を省略しそしてコンタクト領
域を非選択エツチングで限定してもよい。そのようにし
てつくられる構造は中間酸化物がない点を除き第４図に
示すものとほゞ同じである。この技術は自己整合埋設形
コンタクトを形成するに有効である。
更に、窒素の注入を酸化物層18（第１図）の形成前に行
つてPOLYにおける酸化速度を変えることなくソース／ド
レイン領域の酸化速度を下げるようにすることが出来
る。この窒素注入中、ゲート電極への注入はフオトレジ
スト層により防止される。ソース／ドレイン注入は酸化
物層18の形成後に行うことが出来、そしてソース／ドレ
インドライブ−インがPOLYゲート電極とソース／ドレイ
ン領域との間の重なりを避けるように設計することが出
来る。
つてPOLYにおける酸化速度を変えることなくソース／ド
レイン領域の酸化速度を下げるようにすることが出来
る。この窒素注入中、ゲート電極への注入はフオトレジ
スト層により防止される。ソース／ドレイン注入は酸化
物層18の形成後に行うことが出来、そしてソース／ドレ
インドライブ−インがPOLYゲート電極とソース／ドレイ
ン領域との間の重なりを避けるように設計することが出
来る。
第１〜４図について述べた方法は自己整合、非重畳ソー
ス／ドレイン領域の形成のためにゲート電極とソース／
ドレイン領域とについて誘電体の成長速度を異つたもの
としている。しかしながら、そのような異つた誘電体の
成長速度を得ることが、例えばゲート電極が珪化物ある
いは他の材料でなるときのように困難または実質的に不
可能である場合がある。そのような場合に、そして異つ
た酸化物成長を用いたくないような他の場合には適正に
整合したソース／ドレイン領域を与えるための他の手段
を用いることが出来る。その一例を第６〜８図に示す。
これらおよび残りの図面に示す例では第１〜４図の材料
および構造に対応する材料および構造は同一参照記号に
アルフアベツトを付して図示されている。
ス／ドレイン領域の形成のためにゲート電極とソース／
ドレイン領域とについて誘電体の成長速度を異つたもの
としている。しかしながら、そのような異つた誘電体の
成長速度を得ることが、例えばゲート電極が珪化物ある
いは他の材料でなるときのように困難または実質的に不
可能である場合がある。そのような場合に、そして異つ
た酸化物成長を用いたくないような他の場合には適正に
整合したソース／ドレイン領域を与えるための他の手段
を用いることが出来る。その一例を第６〜８図に示す。
これらおよび残りの図面に示す例では第１〜４図の材料
および構造に対応する材料および構造は同一参照記号に
アルフアベツトを付して図示されている。
第６図において、フイールド酸化物領域12a，13aおよび
誘電体層14aは従来通りに形成される。次に珪化物、ポ
リシリコンまたは他の適当な材料のようなゲート電極材
料の層が誘電体14aの上に形成される。ゲート材料40の
上に例えば二酸化シリコンまたは窒化物からなる誘電体
42が形成される。酸化物を用いる場合には付着でも成長
でもよいが酸化物の密実性の点からは成長を用いた方が
よい。
誘電体層14aは従来通りに形成される。次に珪化物、ポ
リシリコンまたは他の適当な材料のようなゲート電極材
料の層が誘電体14aの上に形成される。ゲート材料40の
上に例えば二酸化シリコンまたは窒化物からなる誘電体
42が形成される。酸化物を用いる場合には付着でも成長
でもよいが酸化物の密実性の点からは成長を用いた方が
よい。
従前のパターン形成技術を用いて層40と42の部分が選択
的に除去されて第７図の構造をつくる。図示のようにゲ
ート電極40の上面は誘電体42で覆われる。
的に除去されて第７図の構造をつくる。図示のようにゲ
ート電極40の上面は誘電体42で覆われる。
第８図において、二酸化シリコンのような他の誘電体40
が誘電体42と14aおよびフイールド酸化物領域の上につ
くられる。従って、これによりゲート電極40の上面では
厚さＥであり、ゲート電極の側壁上では厚さＦとなり、
目的とするソース／ドレイン領域上では厚さＧとなる複
合誘電体がつくられる。ゲート電極の側面上の誘電体44
の厚さ(F)は注入マスクとして作用しそしてその値は後
に注入されるソースとドレインがトランジスタ製造の最
終段階においてソース／ドレイン領域とゲート電極との
間に実質的なギヤツプまたは重なりを有せずにゲート電
極40の垂直縁部と密に整合するように選ばれる。
が誘電体42と14aおよびフイールド酸化物領域の上につ
くられる。従って、これによりゲート電極40の上面では
厚さＥであり、ゲート電極の側壁上では厚さＦとなり、
目的とするソース／ドレイン領域上では厚さＧとなる複
合誘電体がつくられる。ゲート電極の側面上の誘電体44
の厚さ(F)は注入マスクとして作用しそしてその値は後
に注入されるソースとドレインがトランジスタ製造の最
終段階においてソース／ドレイン領域とゲート電極との
間に実質的なギヤツプまたは重なりを有せずにゲート電
極40の垂直縁部と密に整合するように選ばれる。
第８図の構造は次に前述のようなプラズマエツチングの
ごとき乾燥エッチングにより処理されて誘電体42と目的
とするソース／ドレイン領域20a，22aの上となる誘電体
44を薄層化または除去する。これにより第１図の構造が
得られる。ソース／ドレイン領域の注入および第１〜４
図について述べた以降の処理および熱処理がその後に行
われる。勿論ソース／ドレイン領域20aと22aはそれらの
縁部がゲート電極40の垂直縁部に対して実質的に垂直方
向において整合するように拡散される。ソース／ドレイ
ン領域用の自己整合インタコネクトもこの方法により設
けられる。
ごとき乾燥エッチングにより処理されて誘電体42と目的
とするソース／ドレイン領域20a，22aの上となる誘電体
44を薄層化または除去する。これにより第１図の構造が
得られる。ソース／ドレイン領域の注入および第１〜４
図について述べた以降の処理および熱処理がその後に行
われる。勿論ソース／ドレイン領域20aと22aはそれらの
縁部がゲート電極40の垂直縁部に対して実質的に垂直方
向において整合するように拡散される。ソース／ドレイ
ン領域用の自己整合インタコネクトもこの方法により設
けられる。
適正に整合したソース／ドレイン領域をつくる他の方法
をソース／ドレインがドーピングされる時にポリシリコ
ンゲートをドーピングしたいときに用いることが出来
る。この方法は基板上に誘電体14b（第９図）をつく
り、そして誘電体14bの上にポリシリコンゲート16bを限
定するものである。次に二酸化シリコンのような他の誘
電体46が構造全体上に付着（または成長）される。次に
前述のプラズマエツチングによるごとくして誘電体46が
異方的にエツチングされて第10図に示すようにシリコン
基板およびゲート電極16bの上面を露出させる。この単
方向性エツチングにより、誘電体の残余部46aと46bはゲ
ート電極の側面に残留し、ソース／ドレイン領域20bと2
2bの注入に対するマスクをなす。ゲート電極16bはソー
ス／ドレイン領域が、注入されると同時にドーピングさ
れてもよい。
をソース／ドレインがドーピングされる時にポリシリコ
ンゲートをドーピングしたいときに用いることが出来
る。この方法は基板上に誘電体14b（第９図）をつく
り、そして誘電体14bの上にポリシリコンゲート16bを限
定するものである。次に二酸化シリコンのような他の誘
電体46が構造全体上に付着（または成長）される。次に
前述のプラズマエツチングによるごとくして誘電体46が
異方的にエツチングされて第10図に示すようにシリコン
基板およびゲート電極16bの上面を露出させる。この単
方向性エツチングにより、誘電体の残余部46aと46bはゲ
ート電極の側面に残留し、ソース／ドレイン領域20bと2
2bの注入に対するマスクをなす。ゲート電極16bはソー
ス／ドレイン領域が、注入されると同時にドーピングさ
れてもよい。
第１図と第10図を比較すると、ゲート16b（第10図）が
誘電体で覆われない点を除き両者は同様の構造を有す
る。以降のソース／ドレイン領域をゲート電極16bの垂
直縁部と整合させるように熱形成する段階および自己整
合コンタクトをつくる段階は前述したものと同様であ
る。
誘電体で覆われない点を除き両者は同様の構造を有す
る。以降のソース／ドレイン領域をゲート電極16bの垂
直縁部と整合させるように熱形成する段階および自己整
合コンタクトをつくる段階は前述したものと同様であ
る。
或る場合には注入中にソース／ドレイン領域20b，22bの
上に薄い酸化物層を残しておくことが必要である。この
例を第11図に示しており、一般に100nmより小さい厚さ
を有する酸化物層48がゲート16b、残余部46a，46b（第1
1図には示さず）および基板上に成長または付着され
る。ソース／ドレイン領域20bと22bは次に酸化物層48を
通じて注入され、その間ゲート電極16bがドーピングさ
れる。
上に薄い酸化物層を残しておくことが必要である。この
例を第11図に示しており、一般に100nmより小さい厚さ
を有する酸化物層48がゲート16b、残余部46a，46b（第1
1図には示さず）および基板上に成長または付着され
る。ソース／ドレイン領域20bと22bは次に酸化物層48を
通じて注入され、その間ゲート電極16bがドーピングさ
れる。
第10図に示すように、ゲート電極の側面の残余部は誘電
体以外の材料で形成出来る。材料の一例はフオトレジス
トであり、それは第12，13図について述べるようにして
利用出来る。まず第12図をみるに、誘電体14cが従来の
ごとくに基板10cの上につくられ、そして例えばポリシ
リコンであるゲート電極16cがトランジスタの目的とす
るチヤンネルの上に限定される。次にフオトレジスト層
50が全構造にわたり従来通りにつくられる。これにより
目的とするソース／ドレイン領域およびゲート電極16c
の上に厚さＨのフオトレジスト層が生じる。このゲート
電極の側面に隣接する領域にはそれより厚い（厚さＩ）
のフオトレジスト層が出来る。
体以外の材料で形成出来る。材料の一例はフオトレジス
トであり、それは第12，13図について述べるようにして
利用出来る。まず第12図をみるに、誘電体14cが従来の
ごとくに基板10cの上につくられ、そして例えばポリシ
リコンであるゲート電極16cがトランジスタの目的とす
るチヤンネルの上に限定される。次にフオトレジスト層
50が全構造にわたり従来通りにつくられる。これにより
目的とするソース／ドレイン領域およびゲート電極16c
の上に厚さＨのフオトレジスト層が生じる。このゲート
電極の側面に隣接する領域にはそれより厚い（厚さＩ）
のフオトレジスト層が出来る。
このフオトジストは次に従来通りに露光され現像される
かあるいは異方的にエツチングされてその厚さＨ分だけ
除去される。ゲート電極に隣接する領域のフオトレジス
トは他より厚いからフオトレジスト残余部50a，50b（第
13図）がゲート電極側面に残る。これら残余部は勿論他
の例について述べたようにソース／ドレイン注入に対す
るマスクとなる。
かあるいは異方的にエツチングされてその厚さＨ分だけ
除去される。ゲート電極に隣接する領域のフオトレジス
トは他より厚いからフオトレジスト残余部50a，50b（第
13図）がゲート電極側面に残る。これら残余部は勿論他
の例について述べたようにソース／ドレイン注入に対す
るマスクとなる。
ソース／ドレイン領域20c，22cがこのとき注入されう
る。ゲート電極16は覆われていないからこの注入により
ゲート電極もドーピングされる。
る。ゲート電極16は覆われていないからこの注入により
ゲート電極もドーピングされる。
第13図の構造が得られた後に、フオトレジスト残余部50
a，50bが従来通りに除去処理される。次に酸化物層52
（第14図）が全構造上につくられる。約50nmの酸化物層
52が熱的に成長され、残りは付着されるとよい。次にシ
ース／ドレイン領域20cと22cをゲート電極16cの垂直縁
部との図示の非重畳整合に形成する熱処理を含む前述の
処理を行う。
a，50bが従来通りに除去処理される。次に酸化物層52
（第14図）が全構造上につくられる。約50nmの酸化物層
52が熱的に成長され、残りは付着されるとよい。次にシ
ース／ドレイン領域20cと22cをゲート電極16cの垂直縁
部との図示の非重畳整合に形成する熱処理を含む前述の
処理を行う。
ソース／ドレイン注入中にゲート電極をドーピングした
くないときには酸化物層を第６図に示すようにフオトレ
ジストの形成前にゲート材料上に付着することが出来
る。処理は第６，７図について述べたように続けられて
限定されたゲート電極の上の酸化物層を現像する。フオ
トレジストが次に与えられそして前述のように選択的に
除去されて酸化物層54（第12図）がゲート電極上面から
フオトレジストを分離することになる。この酸化物層に
より、ソース／ドレイン注入中のゲートのドーピングが
防止される。
くないときには酸化物層を第６図に示すようにフオトレ
ジストの形成前にゲート材料上に付着することが出来
る。処理は第６，７図について述べたように続けられて
限定されたゲート電極の上の酸化物層を現像する。フオ
トレジストが次に与えられそして前述のように選択的に
除去されて酸化物層54（第12図）がゲート電極上面から
フオトレジストを分離することになる。この酸化物層に
より、ソース／ドレイン注入中のゲートのドーピングが
防止される。
MOS装置の製造のための種々の方法を述べたがそのよう
な方法のすべては、製造最終段階でソース／ドレイン領
域が適正にゲート電極と整合させる注入マスクを提供す
るものである。更に、この注入マスクはゲート電極の、
特にその縁部をインタコネクタから分離してそれらイン
タコネクトを限定するパターンの厳密な公差を維持する
必要性をなくすものである。
な方法のすべては、製造最終段階でソース／ドレイン領
域が適正にゲート電極と整合させる注入マスクを提供す
るものである。更に、この注入マスクはゲート電極の、
特にその縁部をインタコネクタから分離してそれらイン
タコネクトを限定するパターンの厳密な公差を維持する
必要性をなくすものである。
第１図，第２図，第３図，第４図は異つた誘電対成長速
度を用いて本発明により製造されるMOSトランジスタの
順次構造を示す図、第５図は第１〜４図に示すごとくに
して製造されたトランジスタの概略上面図、第６図，第
７図，第８図は異つた誘電体成長速度を必要としない他
の方法を用いるMOSトランジスタの構造を示す図、第９
図，第10図は誘電体残余部による注入マスクによるMOS
トランジスタの製造を示す図、第11図は第９，10図の方
法の変形を示す図、第12図，第13図はフオトレジスト残
余部を用いる注入マスクによるMOSトランジスタの製造
方法を例示する図、第14図は第12,13図の変更例を示す
図である。 10……基板、12,13……フイールド酸化物領域、14……
ゲート酸化物、16……POLYゲート電極、18……誘電体
層、20,22……ソース／ドレイン領域、24……中間酸化
物層、26,28,30……フオトレジスト層、32,34……イン
タコネクトコンタクト層。
度を用いて本発明により製造されるMOSトランジスタの
順次構造を示す図、第５図は第１〜４図に示すごとくに
して製造されたトランジスタの概略上面図、第６図，第
７図，第８図は異つた誘電体成長速度を必要としない他
の方法を用いるMOSトランジスタの構造を示す図、第９
図，第10図は誘電体残余部による注入マスクによるMOS
トランジスタの製造を示す図、第11図は第９，10図の方
法の変形を示す図、第12図，第13図はフオトレジスト残
余部を用いる注入マスクによるMOSトランジスタの製造
方法を例示する図、第14図は第12,13図の変更例を示す
図である。 10……基板、12,13……フイールド酸化物領域、14……
ゲート酸化物、16……POLYゲート電極、18……誘電体
層、20,22……ソース／ドレイン領域、24……中間酸化
物層、26,28,30……フオトレジスト層、32,34……イン
タコネクトコンタクト層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マシユ−・ブイ・ハンソン アメリカ合衆国コロラド州コロラド・スプ リングス・ウエスト・シヤイアン・ブ−ル バ−ド11 (72)発明者 ウイリアム・デイ−・ライデン アメリカ合衆国コロラド州コロラド・スプ リングス・スプリングリツジ・サ−クル 3348 (72)発明者 アルフレツド・ピ−・ナデインジヤ− アメリカ合衆国コロラド州コロラド・スプ リングス・レミング・ロ−ド19 (56)参考文献 特開 昭52−130567（ＪＰ，Ａ) 特開 昭54−44482（ＪＰ，Ａ) 特開 昭54−76069（ＪＰ，Ａ)
Claims (6)
- 【請求項１】基板上にゲート電極および自己整合された
ソース／ドレイン領域を有するＭＯＳトランジスタの製
造方法において、 (a)前記基板から絶縁された、ドープされたポリシリコ
ン電極を形成する工程と、 (b)前記ゲート電極上に酸化膜層を、ソース／ドレイン
予定領域上よりもポリシリコン電極の上部や側面で酸化
膜が速く成長する、水蒸気雰囲気中での熱的成長を行っ
て、ソース／ドレイン予定領域上と比較して相対的に厚
い酸化膜をポリシリコン電極の上部や側面に形成する工
程と、 (c)前記(b)の工程で厚さが制御された酸化膜を注入マス
クとして機能させるべく、ゲート電極に隣接する酸化膜
層を残すように異方性エッチングする工程と、 (d)ゲート電極の側面に酸化膜が存在することによって
ゲート電極の下部の基板領域から横方向にソース／ドレ
イン領域の端部がオフセットするようにソース／ドレイ
ン領域にイオン注入する工程と、 (e)ソース／ドレイン領域の側縁がほぼゲート電極の側
部に整合するまでソース／ドレイン領域を熱拡散させる
ことにより、熱拡散後にソース／ドレイン領域とゲート
電極間で実質的なギャップや重なりがないようにしたこ
とを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】前記ゲートは高濃度にドープされたポリシ
リコンであり、前記酸化膜はゲートをＭＯＳトランジス
タに対して形成あるいは追加される他の素子から分離す
るものである特許請求の範囲第１項記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項３】酸化膜が約８５０℃の温度で水蒸気中で成
長されたものであることを特徴とする特許請求の範囲第
１項記載の方法。 - 【請求項４】異方性エツチング工程がソース／ドレイン
予定領域を覆う酸化膜の厚さを減じるが、後の工程にお
いて注入マスク用としてゲート電極の上面および側面に
十分な酸化膜を残すものである特許請求の範囲第１項な
いし第３項のいずれかに記載の方法。 - 【請求項５】前記注入工程の後、ゲート電極の上方およ
びソース／ドレイン領域の上方に中間誘電体層を形成す
る工程と、 ソース／ドレイン領域の上方に位置し、ゲート電極上の
前記中間誘電体層と重なりあうようにコンタクト領域を
パターニングする工程と、 このコンタクト領域をゲート電極の上方および側部に前
記中間誘電体層を残存させつつ基板に達するまでエッチ
ングする工程と、 エッチングされたコンタクト領域にソース／ドレイン領
域とのコンタクトを与えるための導電材料を供給する工
程とをさらに備え、 パターニングされたコンタクト領域が不正確に位置決め
された場合にもゲート電極のショートが前記中間誘電体
層により禁止されるように自己整合コンタクトが形成さ
れるようにしたことを特徴とする特許請求の範囲第１項
記載の方法。 - 【請求項６】ゲート電極の上と側部の酸化膜を維持した
ままで、ソース／ドレイン領域の一部が露出するように
コンタクト領域をエッチングする工程と、 導電コンタクトがソース／ドレイン領域とゲート電極と
のショートを招くことなくソース／ドレイン領域と適当
な位置決めがされるようにエッチングされた領域中に導
電コンタクトを形成する工程とをさらに備えた特許請求
の範囲第１項ないし第４項記載のいずれかに記載の方
法。
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|---|---|---|---|
| US33147481A | 1981-12-16 | 1981-12-16 | |
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| JPH0640549B2 true JPH0640549B2 (ja) | 1994-05-25 |
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-
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