JP3129867B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来のシリサイドトランジスタに関する
製造方法は、図３（ａ）〜（ｄ）に示すような製造方法
がある。 図３（ａ）に示すように、所定の領域にフィ
ールド酸化膜２０２を形成した半導体基板２０１上に多
結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に
示すように、上記多結晶シリコン膜２０３上に酸化膜２
０４を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜２０４及び多結晶シリコン膜２０３
をＲＩＥにより、シリコン基板が露出するまでエッチン
グする行程と、図３（ｃ）に示すように、ゲート酸化膜
２０５、ゲート電極２０６を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図３（ｄ）に示すように、Ｔｉ金属
をスパッタし、急速加熱処理（ＲＴＡ）により自己整合
的に上記ソース、ドレイン領域２０８及びゲート電極２
０６表面をシリサイド化し、チタンシリサイド層２０７
を形成した後、未反応のＴｉを選択的に除去する行程を
備えている。（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）
製造方法は、図３（ａ）〜（ｄ）に示すような製造方法
がある。 図３（ａ）に示すように、所定の領域にフィ
ールド酸化膜２０２を形成した半導体基板２０１上に多
結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に
示すように、上記多結晶シリコン膜２０３上に酸化膜２
０４を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜２０４及び多結晶シリコン膜２０３
をＲＩＥにより、シリコン基板が露出するまでエッチン
グする行程と、図３（ｃ）に示すように、ゲート酸化膜
２０５、ゲート電極２０６を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図３（ｄ）に示すように、Ｔｉ金属
をスパッタし、急速加熱処理（ＲＴＡ）により自己整合
的に上記ソース、ドレイン領域２０８及びゲート電極２
０６表面をシリサイド化し、チタンシリサイド層２０７
を形成した後、未反応のＴｉを選択的に除去する行程を
備えている。（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）
【０００３】
【発明が解決しようとする課題】従来のＭＯＳ ＦＥＴ
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、シリサイド化反応を
行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形
成しているため、不純物の影響、及び多結晶シリコンの
グレインの影響によりシリサイド化反応の制御が困難と
なり、ＴｉＳｉ２ Ｃ５４結晶が安定的に形成できず抵
抗が高くなるという問題点が有る。
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、シリサイド化反応を
行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形
成しているため、不純物の影響、及び多結晶シリコンの
グレインの影響によりシリサイド化反応の制御が困難と
なり、ＴｉＳｉ２ Ｃ５４結晶が安定的に形成できず抵
抗が高くなるという問題点が有る。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、半導体装置のトランジスタ形成工程に於いて、素子
分離領域と活性領域とを形成した半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に、上部
と側壁部が絶縁膜で覆われたゲート電極を形成する工程
と、半導体基板上にシリコン膜を堆積する工程と、シリ
コン膜を堆積する工程の直後に、前記ゲート電極上部の
絶縁膜が露出するまで前記シリコン膜をエッチバックす
ることによって、前記ゲート電極上部を露出させるとと
もに、前記素子分離領域上の前記シリコン膜を残存させ
る工程と、前記シリコン膜をパターニングする工程と、
前記シリコン膜上部に、高融点金属膜を堆積する工程
と、急速加熱処理により前記高融点金属膜を前記シリコ
ン膜と反応させ高融点金属シリサイド膜を形成する工程
と、未反応の前記高融点金属膜をエッチング除去する工
程と、イオン注入法により半導体基板と逆導電型の不純
物を前記高融点金属シリサイド膜中に注入する工程と、
前記不純物が導入された高融点金属シリサイド膜から前
記半導体基板中に不純物を拡散させ、パターニングされ
たシリコン膜の一部を含むソース、ドレイン領域を形成
する工程とを、順次行うことを特徴とする。
に、半導体装置のトランジスタ形成工程に於いて、素子
分離領域と活性領域とを形成した半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に、上部
と側壁部が絶縁膜で覆われたゲート電極を形成する工程
と、半導体基板上にシリコン膜を堆積する工程と、シリ
コン膜を堆積する工程の直後に、前記ゲート電極上部の
絶縁膜が露出するまで前記シリコン膜をエッチバックす
ることによって、前記ゲート電極上部を露出させるとと
もに、前記素子分離領域上の前記シリコン膜を残存させ
る工程と、前記シリコン膜をパターニングする工程と、
前記シリコン膜上部に、高融点金属膜を堆積する工程
と、急速加熱処理により前記高融点金属膜を前記シリコ
ン膜と反応させ高融点金属シリサイド膜を形成する工程
と、未反応の前記高融点金属膜をエッチング除去する工
程と、イオン注入法により半導体基板と逆導電型の不純
物を前記高融点金属シリサイド膜中に注入する工程と、
前記不純物が導入された高融点金属シリサイド膜から前
記半導体基板中に不純物を拡散させ、パターニングされ
たシリコン膜の一部を含むソース、ドレイン領域を形成
する工程とを、順次行うことを特徴とする。
【０００５】また、前記パターニングによって、前記素
子分離領域上で隣接するトランジスタの活性層が分離さ
れることを特徴とする。
子分離領域上で隣接するトランジスタの活性層が分離さ
れることを特徴とする。
【０００６】また、前記シリコン膜は、非晶質シリコン
膜であることを特徴とする。
膜であることを特徴とする。
【０００７】
【０００８】
【実施例】以下、本発明の半導体装置及びその製造方法
を実施例により詳細に説明する。図１（ａ）〜（ｃ）及
び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程
順断面図である。
を実施例により詳細に説明する。図１（ａ）〜（ｃ）及
び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程
順断面図である。
【０００９】まず、図１（ａ）に示すように、周知の方
法で半導体基板１０１（本実施例では、Ｐ型半導体基
板）上にフィールド酸化膜１０２、ゲート酸化膜１０
３、多結晶シリコン膜およびその上のタングステンシリ
サイド膜の２層構造より成るゲート電極１０４、ゲート
電極の上部及び側壁部を覆う酸化膜１０５を形成する。
法で半導体基板１０１（本実施例では、Ｐ型半導体基
板）上にフィールド酸化膜１０２、ゲート酸化膜１０
３、多結晶シリコン膜およびその上のタングステンシリ
サイド膜の２層構造より成るゲート電極１０４、ゲート
電極の上部及び側壁部を覆う酸化膜１０５を形成する。
【００１０】次に、図１（ｂ）に示すように、多結晶シ
リコン膜１０６を堆積した後ゲート電極上部が露出する
まで異方性エッチングによりエッチバックする。
リコン膜１０６を堆積した後ゲート電極上部が露出する
まで異方性エッチングによりエッチバックする。
【００１１】次に、所望のパターンに上記多結晶シリコ
ンをパターンニング（フィールド酸化膜上にて、隣接す
るトランジスタの活性領域とを分離するため）した後、
図１（ｃ）に示す様に、高融点金属膜（本実施例では、
チタン膜１０７）を堆積する。
ンをパターンニング（フィールド酸化膜上にて、隣接す
るトランジスタの活性領域とを分離するため）した後、
図１（ｃ）に示す様に、高融点金属膜（本実施例では、
チタン膜１０７）を堆積する。
【００１２】次に、第１のＲＴＡ処理を、例えば窒素雰
囲気中で、６２５℃、２０秒程度行ない準安定なチタン
シリサイド層１０８を形成し、未反応のチタン金属を硫
酸と過酸化水素水の混合液でエッチング除去し、図２
（ｄ）を得る。
囲気中で、６２５℃、２０秒程度行ない準安定なチタン
シリサイド層１０８を形成し、未反応のチタン金属を硫
酸と過酸化水素水の混合液でエッチング除去し、図２
（ｄ）を得る。
【００１３】次に、基板と逆導電型の不純物イオン（本
実施例では、砒素イオン）をドーズ量の９５％以上が、
上記チタンシリサイド膜１０８中に注入されるようなエ
ネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の
注入エネルギーで、５Ｅ１５／ｃｍ２程度のドーズ量を
上記チタンシリサイド膜１０８中に注入した後、第２の
ＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安
定な、ＴｉＳｉ２ Ｃ５４結晶構造に変化させる。
実施例では、砒素イオン）をドーズ量の９５％以上が、
上記チタンシリサイド膜１０８中に注入されるようなエ
ネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の
注入エネルギーで、５Ｅ１５／ｃｍ２程度のドーズ量を
上記チタンシリサイド膜１０８中に注入した後、第２の
ＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安
定な、ＴｉＳｉ２ Ｃ５４結晶構造に変化させる。
【００１４】次に、図２（ｅ）に示すように、層間絶縁
膜１０９を堆積した後９００℃、１５分程度の熱処理に
より、半導体基板１０１まで達するソース、ドレイン領
域１１０を形成する。
膜１０９を堆積した後９００℃、１５分程度の熱処理に
より、半導体基板１０１まで達するソース、ドレイン領
域１１０を形成する。
【００１５】（実施例２）本発明のシリサイド層の形成
方法は、第１の実施例に限るものではない。
方法は、第１の実施例に限るものではない。
【００１６】第１の実施例の様に、多結晶シリコン膜１
０６を所望のパターンにパターンニングした後、多結晶
シリコン膜１０６中に高融点金属イオン、例えばＴｉイ
オンをイオン注入法により注入し、多結晶シリコン膜１
０６表面を非晶質化する。次に上記高融点金属と同じ金
属から成る高融点金属膜、例えば本実施例ではＴｉ膜を
堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気
中で、６２５℃、２０秒程度行ない上記多結晶シリコン
膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中
のシリコンを反応させ、準安定なチタンシリサイド層１
０８を形成し、未反応のチタン金属を硫酸と過酸化水素
水の混合液でエッチング除去し、図２（ｄ）を得る。後
は、第１の実施例と同様の工程を経て所望のトランジス
タ素子を形成する。
０６を所望のパターンにパターンニングした後、多結晶
シリコン膜１０６中に高融点金属イオン、例えばＴｉイ
オンをイオン注入法により注入し、多結晶シリコン膜１
０６表面を非晶質化する。次に上記高融点金属と同じ金
属から成る高融点金属膜、例えば本実施例ではＴｉ膜を
堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気
中で、６２５℃、２０秒程度行ない上記多結晶シリコン
膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中
のシリコンを反応させ、準安定なチタンシリサイド層１
０８を形成し、未反応のチタン金属を硫酸と過酸化水素
水の混合液でエッチング除去し、図２（ｄ）を得る。後
は、第１の実施例と同様の工程を経て所望のトランジス
タ素子を形成する。
【００１７】なお、実施例１及び実施例２において上記
多結晶シリコン膜１０６の替りに非晶質シリコン膜を用
いてもよい。非晶質シリコン膜を使用した場合、多結晶
シリコン膜のようなグレインが存在しないため、シリサ
イド化反応が均一に起こるという利点が有る。
多結晶シリコン膜１０６の替りに非晶質シリコン膜を用
いてもよい。非晶質シリコン膜を使用した場合、多結晶
シリコン膜のようなグレインが存在しないため、シリサ
イド化反応が均一に起こるという利点が有る。
【００１８】また、本発明のシリサイド層の形成の為の
高融点金属材料は、チタン金属に限るものではない。Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
高融点金属材料は、チタン金属に限るものではない。Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
【００１９】
【発明の効果】以上より明らかなように本発明は、トラ
ンジスタ形成工程に於て、ゲート酸化膜及びゲート電極
を形成した後、多結晶シリコン膜を堆積し、エッチバッ
クにより自己整合的に分離された積み上げ拡散層領域
（ソース、ドレイン領域）を形成するため、図３の従来
例のようなチャンネル部のダメージが無い。また、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となる。また、シリサイド領域は半
導体基板まで達していないため、リーク電流が少ない。
さらに、非常に抵抵抗なシリサイド層が形成されてお
り、且つ、活性領域上にコンタクト領域を設ける必要が
なく、拡散層面積（活性領域）を非常に小さく設計でき
るため拡散層寄生抵抗を低減でき、トランジスタのスピ
ードを向上させる事ができる。
ンジスタ形成工程に於て、ゲート酸化膜及びゲート電極
を形成した後、多結晶シリコン膜を堆積し、エッチバッ
クにより自己整合的に分離された積み上げ拡散層領域
（ソース、ドレイン領域）を形成するため、図３の従来
例のようなチャンネル部のダメージが無い。また、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となる。また、シリサイド領域は半
導体基板まで達していないため、リーク電流が少ない。
さらに、非常に抵抵抗なシリサイド層が形成されてお
り、且つ、活性領域上にコンタクト領域を設ける必要が
なく、拡散層面積（活性領域）を非常に小さく設計でき
るため拡散層寄生抵抗を低減でき、トランジスタのスピ
ードを向上させる事ができる。
【図１】本発明の実施例の工程順断面図（ａ）〜（ｃ）
である。
である。
【図２】本発明の実施例の工程順断面図（ｄ）〜（ｅ）
である。
である。
【図３】従来例のトランジスタの工程順断面図（ａ）〜
（ｄ）である。
（ｄ）である。
１０１、２０１ 半導体基板 １０２、２０２ フィールド酸化膜 ２０３ 多結晶シリコン膜 ２０４ 酸化膜 １０３、２０５ ゲート酸化膜 １０４、２０６ ゲート電極 １０５、 酸化膜 １０６、 多結晶シリコン膜 １０７ Ｔｉ膜 １０８、２０７ Ｔｉシリサイド膜 １０９、 層間絶縁膜 １１０、２０８ ソース、ドレイン領域
フロントページの続き (56)参考文献 特開 昭62−33466（ＪＰ，Ａ) 特開 平３−159133（ＪＰ，Ａ) 特開 昭63−60525（ＪＰ，Ａ) 特開 平３−138930（ＪＰ，Ａ) 特開 昭62−117329（ＪＰ，Ａ) 特開 平１−183136（ＪＰ，Ａ) 特開 平４−155919（ＪＰ，Ａ) 特開 平３−272147（ＪＰ，Ａ) 特開 平１−183851（ＪＰ，Ａ) 特開 平２−2136（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 半導体装置のトランジスタ形成工程に於
いて、 素子分離領域と活性領域とを形成した半導体基板上にゲ
ート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、上部と側壁部が絶縁膜で覆われ
たゲート電極を形成する工程と、 前記半導体基板上にシリコン膜を堆積する工程と、 前記シリコン膜を堆積する工程の直後に、前記ゲート電
極上部の絶縁膜が露出するまで前記シリコン膜をエッチ
バックすることによって、前記ゲート電極上部を露出さ
せるとともに、前記素子分離領域上の前記シリコン膜を
残存させる工程と、 前記シリコン膜をパターニングする工程と、前記シリコン膜上部に、高融点金属膜を堆積する工程
と、 急速加熱処理により前記高融点金属膜を前記シリコン膜
と反応させ高融点金属シリサイド膜を形成する工程と、 未反応の前記高融点金属膜をエッチング除去する工程
と、 イオン注入法により半導体基板と逆導電型の不純物を前
記高融点金属シリサイド膜中に注入する工程と、 前記不純物が導入された高融点金属シリサイド膜から前
記半導体基板中に不純物を拡散させ、パターニングされ
たシリコン膜の一部を含むソース、ドレイン領域を形成
する工程とを、順次行うことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記パターニングによって、前記素子分
離領域上で隣接するトランジスタの活性層が分離される
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記シリコン膜は、非晶質シリコン膜で
あることを特徴とする請求項１または２に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344075A JP3129867B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04344075A JP3129867B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16621999A Division JP3639745B2 (ja) | 1999-06-14 | 1999-06-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196687A JPH06196687A (ja) | 1994-07-15 |
| JP3129867B2 true JP3129867B2 (ja) | 2001-01-31 |
Family
ID=18366469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04344075A Expired - Fee Related JP3129867B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129867B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272276B1 (ko) * | 1997-11-19 | 2000-12-01 | 김영환 | 반도체디바이스의제조방법 |
| TW441128B (en) | 1998-06-30 | 2001-06-16 | Sharp Kk | Semiconductor device and method for producing the same |
| KR100329769B1 (ko) | 1998-12-22 | 2002-07-18 | 박종섭 | 티타늄폴리사이드게이트전극형성방법 |
| FR2803690A1 (fr) * | 2000-01-11 | 2001-07-13 | Centre Nat Rech Scient | Procede de traitement d'un materiau destine notamment a l'application dans le domaine de l'optique, l'electronique, l'opelectronique ou l'electromagnetique, et produit obtenu par ce procede |
| US6261924B1 (en) * | 2000-01-21 | 2001-07-17 | Infineon Technologies Ag | Maskless process for self-aligned contacts |
| KR100390953B1 (ko) * | 2000-12-27 | 2003-07-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
-
1992
- 1992-12-24 JP JP04344075A patent/JP3129867B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196687A (ja) | 1994-07-15 |
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