JPH10284728A - コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 - Google Patents
コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法Info
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- JPH10284728A JPH10284728A JP9366428A JP36642897A JPH10284728A JP H10284728 A JPH10284728 A JP H10284728A JP 9366428 A JP9366428 A JP 9366428A JP 36642897 A JP36642897 A JP 36642897A JP H10284728 A JPH10284728 A JP H10284728A
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの電気的特性及び信頼性の向上
をその目的とする。 【解決手段】 コバルトシリサイド膜を有するＭＯＳＦ
ＥＴの製造方法は、素子分離膜が形成された半導体基板
を提供する段階と、前記の半導体基板上に、乱反射防止
膜、シリコン酸化膜、多結晶シリコン膜、及び非晶質シ
リコン膜を順次的に蒸着しパターニングしてゲートとゲ
ート絶縁膜を形成する段階と、前記乱反射防止膜を除去
する段階と、前記ゲートとゲート絶縁膜を含む基板に第
１伝導型の不純物を低濃度でイオン注入してゲート両側
の基板内に低濃度でドーピングされた不純物領域を形成
する段階と、前記ゲートの両側壁上に絶縁性のスペーサ
を形成する段階と、前記半導体基板に第１伝導型の不純
物を高濃度でイオン注入してソース、ドレイン領域を形
成する段階と、前記半導体基板の全面にニオブとコバル
トを順次的に蒸着する段階と、前記半導体基板を所定温
度で熱的アニーリングして前記ソース、ドレイン、及び
ゲート上にコバルトシリサイド膜を形成する段階とを含
むことを特徴とする。
をその目的とする。 【解決手段】 コバルトシリサイド膜を有するＭＯＳＦ
ＥＴの製造方法は、素子分離膜が形成された半導体基板
を提供する段階と、前記の半導体基板上に、乱反射防止
膜、シリコン酸化膜、多結晶シリコン膜、及び非晶質シ
リコン膜を順次的に蒸着しパターニングしてゲートとゲ
ート絶縁膜を形成する段階と、前記乱反射防止膜を除去
する段階と、前記ゲートとゲート絶縁膜を含む基板に第
１伝導型の不純物を低濃度でイオン注入してゲート両側
の基板内に低濃度でドーピングされた不純物領域を形成
する段階と、前記ゲートの両側壁上に絶縁性のスペーサ
を形成する段階と、前記半導体基板に第１伝導型の不純
物を高濃度でイオン注入してソース、ドレイン領域を形
成する段階と、前記半導体基板の全面にニオブとコバル
トを順次的に蒸着する段階と、前記半導体基板を所定温
度で熱的アニーリングして前記ソース、ドレイン、及び
ゲート上にコバルトシリサイド膜を形成する段階とを含
むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は金属酸化物半導体電
界効果トランジスタ(MOSFET)構造を有する半導体素子の
製造方法に係わり、より詳細には基板のシリコンとコバ
ルトシリサイドメタルコンタクトを有するＭＯＳＦＥＴ
の製造方法に関する。
界効果トランジスタ(MOSFET)構造を有する半導体素子の
製造方法に係わり、より詳細には基板のシリコンとコバ
ルトシリサイドメタルコンタクトを有するＭＯＳＦＥＴ
の製造方法に関する。
【０００２】
【従来の技術】一般的に、ＭＯＳＦＥＴ素子は集積度が
非常に高いために大部分のデジタル回路にほとんど必須
に使用されている。ＭＯＳＦＥＴ素子はソース、ドレイ
ン、及びゲートの三つの端子を含み、ゲートに電圧が印
加されない状態でソースとドレインは電気的に絶縁さ
れ、電圧が印加される時にはソースからドレインへ、ま
たはその逆方向にキャリヤらが移動する経路であるチャ
ンネル領域が形成される。前記の構造を有するＭＯＳＦ
ＥＴで、超高集積回路の性能を向上させるため、浅い接
合の形成と寄生キャパシタンスの抑制は必ず実現しなけ
ればならない非常に重要な問題である。これの解決方法
として、ＭＯＳトランジスタのゲート電極及びソース／
ドレイン電極の上部にシリサイド膜を形成させる方法を
適用している。シリサイド膜を形成する方法中、ソー
ス、ドレイン、及びゲート領域のみに選択的にシリサイ
ド膜を形成する自己整列されたシリサイド(self-aligne
d silicide ; salicide)方法が最も広く用いられている
が、この方法は所望しない部分に形成された残留物を選
択的に容易に除去できるので、工程を単純化する長所を
有する。
非常に高いために大部分のデジタル回路にほとんど必須
に使用されている。ＭＯＳＦＥＴ素子はソース、ドレイ
ン、及びゲートの三つの端子を含み、ゲートに電圧が印
加されない状態でソースとドレインは電気的に絶縁さ
れ、電圧が印加される時にはソースからドレインへ、ま
たはその逆方向にキャリヤらが移動する経路であるチャ
ンネル領域が形成される。前記の構造を有するＭＯＳＦ
ＥＴで、超高集積回路の性能を向上させるため、浅い接
合の形成と寄生キャパシタンスの抑制は必ず実現しなけ
ればならない非常に重要な問題である。これの解決方法
として、ＭＯＳトランジスタのゲート電極及びソース／
ドレイン電極の上部にシリサイド膜を形成させる方法を
適用している。シリサイド膜を形成する方法中、ソー
ス、ドレイン、及びゲート領域のみに選択的にシリサイ
ド膜を形成する自己整列されたシリサイド(self-aligne
d silicide ; salicide)方法が最も広く用いられている
が、この方法は所望しない部分に形成された残留物を選
択的に容易に除去できるので、工程を単純化する長所を
有する。
【０００３】上記のように自己整列されたシリサイド膜
を用いる従来技術によるＭＯＳＦＥＴ素子の製造方法を
図１を用いて説明すれば次のとおりである。図１によれ
ば、所定領域に素子分離膜２が形成された、シリコンか
らなる半導体基板１を提供する。隣接した二つの素子分
離膜２はそれらの間に一つの活性領域を定義する。前記
半導体基板１上にゲート酸化膜３及び不純物がドーピン
グされた多結晶シリコン膜パターン４を形成する。前記
ドーピングされた多結晶シリコン膜パターン４をイオン
注入マスクとして、それに隣接した基板１領域にＮ−低
濃度不純物をイオン注入してＮ−低濃度不純物接合領域
５を形成し、前記ドーピングされた多結晶シリコン膜パ
ターン４及びゲート酸化膜の側壁に公知の方法で酸化膜
スペーサ６を形成した後、前記酸化膜スペーサ６をマス
クとするＮ＋高濃度不純物イオン注入でＮ＋高濃度不純
物領域７を形成する。その後、全体上部にＴｉ金属の蒸
着及び熱処理工程を行って、露出された多結晶シリコン
膜パターン４及びＮ＋高濃度不純物領域７上にチタンダ
イシリサイド膜８(TiSi2) を形成する。
を用いる従来技術によるＭＯＳＦＥＴ素子の製造方法を
図１を用いて説明すれば次のとおりである。図１によれ
ば、所定領域に素子分離膜２が形成された、シリコンか
らなる半導体基板１を提供する。隣接した二つの素子分
離膜２はそれらの間に一つの活性領域を定義する。前記
半導体基板１上にゲート酸化膜３及び不純物がドーピン
グされた多結晶シリコン膜パターン４を形成する。前記
ドーピングされた多結晶シリコン膜パターン４をイオン
注入マスクとして、それに隣接した基板１領域にＮ−低
濃度不純物をイオン注入してＮ−低濃度不純物接合領域
５を形成し、前記ドーピングされた多結晶シリコン膜パ
ターン４及びゲート酸化膜の側壁に公知の方法で酸化膜
スペーサ６を形成した後、前記酸化膜スペーサ６をマス
クとするＮ＋高濃度不純物イオン注入でＮ＋高濃度不純
物領域７を形成する。その後、全体上部にＴｉ金属の蒸
着及び熱処理工程を行って、露出された多結晶シリコン
膜パターン４及びＮ＋高濃度不純物領域７上にチタンダ
イシリサイド膜８(TiSi2) を形成する。
【０００４】ＴｉＳｉ2 は低い比抵抗を有するので、前
記のＭＯＳＦＥＴ構造で広く使用されている。しかし、
前記のチタンシリサイドを形成するために使用されるチ
タンはシリコン酸化物(SiO2)とも高い反応性を有するの
で、所望しない素子分離膜とスペーサ上にもチタンシリ
サイドが形成される場合が発生する。シリサイドの形成
のために、自己整列工程を適用する半導体素子の製造方
法において、チタンダイシリサイドの形成のための熱処
理後、シリコンと反応しなくて残ったチタンは選択的な
エッチング溶液によって除去される。ところが、前記の
ように、スペーサや素子分離膜上にチタンシリサイドの
形成時に、前記の選択エッチング段階後にも導電性のＴ
ｉＳｉ2 が素子分離膜やスペーサ上に残るようになる。
よって、絶縁されるべきゲートとソース、ゲートとドレ
インが互いに電気的に連結される問題が発生する。
記のＭＯＳＦＥＴ構造で広く使用されている。しかし、
前記のチタンシリサイドを形成するために使用されるチ
タンはシリコン酸化物(SiO2)とも高い反応性を有するの
で、所望しない素子分離膜とスペーサ上にもチタンシリ
サイドが形成される場合が発生する。シリサイドの形成
のために、自己整列工程を適用する半導体素子の製造方
法において、チタンダイシリサイドの形成のための熱処
理後、シリコンと反応しなくて残ったチタンは選択的な
エッチング溶液によって除去される。ところが、前記の
ように、スペーサや素子分離膜上にチタンシリサイドの
形成時に、前記の選択エッチング段階後にも導電性のＴ
ｉＳｉ2 が素子分離膜やスペーサ上に残るようになる。
よって、絶縁されるべきゲートとソース、ゲートとドレ
インが互いに電気的に連結される問題が発生する。
【０００５】また、前記問題点を解決するため、チタン
シリサイド膜の代りにコバルトシリサイド膜を形成させ
る方法が研究開発されている。しかし、この方法は、コ
バルトシリサイド膜の形成過程でＳｉの消耗があまり多
くて安定で浅い接合を形成することが難しく、約１, ０
００℃以上の高温熱処理時にコバルトシリサイド膜の表
面エネルギーが高まるようになる。高い表面エネルギー
はアニーリングとの間に大きいシリサイド粒度らの凝集
を誘発させ、シリサイド膜とシリコン間の界面を荒くす
るようになって、それにより接触抵抗を増加させる問題
点を起こす。
シリサイド膜の代りにコバルトシリサイド膜を形成させ
る方法が研究開発されている。しかし、この方法は、コ
バルトシリサイド膜の形成過程でＳｉの消耗があまり多
くて安定で浅い接合を形成することが難しく、約１, ０
００℃以上の高温熱処理時にコバルトシリサイド膜の表
面エネルギーが高まるようになる。高い表面エネルギー
はアニーリングとの間に大きいシリサイド粒度らの凝集
を誘発させ、シリサイド膜とシリコン間の界面を荒くす
るようになって、それにより接触抵抗を増加させる問題
点を起こす。
【０００６】
【発明が解決しようとする課題】本発明の目的は、自己
整列方法によるシリサイド形成方法をＭＯＳＦＥＴの製
造に適用時、浅い接合と安定なシリサイド膜を得ること
ができるコバルトシリサイド膜を有するＭＯＳＦＥＴの
製造方法を提供することにある。本発明の他の目的は、
漏洩電流の発生を減少させることができるコバルトシリ
サイド膜を有するＭＯＳＦＥＴの製造方法を提供するこ
とにある。
整列方法によるシリサイド形成方法をＭＯＳＦＥＴの製
造に適用時、浅い接合と安定なシリサイド膜を得ること
ができるコバルトシリサイド膜を有するＭＯＳＦＥＴの
製造方法を提供することにある。本発明の他の目的は、
漏洩電流の発生を減少させることができるコバルトシリ
サイド膜を有するＭＯＳＦＥＴの製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明のコバルトシリサ
イド膜を有するＭＯＳＦＥＴの製造方法は、素子分離膜
を形成し、露出されたシリコン部分を有する基板を提供
する段階と、露出されたシリコン部分上にニオブ(niobi
um:Nb)とコバルト(cobalt:Co) を電子ビーム蒸着法で順
次的に蒸着する段階と、前記ニオブとコバルトが蒸着さ
れた基板を所定温度で熱的アニーリングを行い、前記の
シリコン部分上にコバルトシリサイド膜を形成する段階
とよりなることを特徴とする。
イド膜を有するＭＯＳＦＥＴの製造方法は、素子分離膜
を形成し、露出されたシリコン部分を有する基板を提供
する段階と、露出されたシリコン部分上にニオブ(niobi
um:Nb)とコバルト(cobalt:Co) を電子ビーム蒸着法で順
次的に蒸着する段階と、前記ニオブとコバルトが蒸着さ
れた基板を所定温度で熱的アニーリングを行い、前記の
シリコン部分上にコバルトシリサイド膜を形成する段階
とよりなることを特徴とする。
【０００８】ここで、前記半導体基板は単結晶シリコン
基板であることを特徴とする。
基板であることを特徴とする。
【０００９】また、前記半導体基板はＳＯＩ基板である
ことを特徴とする。
ことを特徴とする。
【００１０】また、前記半導体基板の露出されたシリコ
ン部分は単結晶または多結晶シリコンであることを特徴
とする。
ン部分は単結晶または多結晶シリコンであることを特徴
とする。
【００１１】また、前記半導体基板の露出されたシリコ
ン部分は非晶質シリコンであることを特徴とする。
ン部分は非晶質シリコンであることを特徴とする。
【００１２】また、前記非晶質シリコンを１００〜５０
０Åの厚さで形成することを特徴とする。
０Åの厚さで形成することを特徴とする。
【００１３】また、前記露出されたシリコン部分はゲー
トであることを特徴とする。
トであることを特徴とする。
【００１４】また、前記露出されたシリコン部分はソー
スとドレイン領域であることを特徴とする。
スとドレイン領域であることを特徴とする。
【００１５】また、前記ニオブを２００〜５００Åの厚
さで蒸着することを特徴とする。
さで蒸着することを特徴とする。
【００１６】また、前記コバルトを１００〜５００Åの
厚さで蒸着することを特徴とする。
厚さで蒸着することを特徴とする。
【００１７】また、前記コバルトを２００〜５００Åの
厚さで、前記ニオブを１００〜５００Åの厚前で蒸着す
ることを特徴とする。
厚さで、前記ニオブを１００〜５００Åの厚前で蒸着す
ることを特徴とする。
【００１８】また、前記コバルトとニオブを電子ビーム
蒸着法で蒸着することを特徴とする。
蒸着法で蒸着することを特徴とする。
【００１９】また、前記電子ビーム蒸着法に使用される
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
【００２０】また、前記熱的アニーリングは８００〜９
００℃の温度で行うことを特徴とする。
００℃の温度で行うことを特徴とする。
【００２１】また、本発明のコバルトシリサイド膜を有
するＭＯＳＦＥＴの製造方法は、素子分離膜が形成され
た半導体基板を提供する段階と、前記半導体基板上に、
前記素子分離膜間に介在されたゲート絶縁膜を有するゲ
ートを形成する段階と、前記ゲート両側の基板内にソー
ス、ドレイン領域を形成する段階と、ゲートの両側壁上
に絶縁性のスペーサを形成する段階と、前記半導体基板
の全面にニオブとコバルトを順次的に蒸着する段階と、
前記半導体基板を所定温度で熱的アニーリングして前記
ソース、ドレイン、及びゲート上にコバルトシリサイド
膜を形成する段階とよりなることを特徴とする。
するＭＯＳＦＥＴの製造方法は、素子分離膜が形成され
た半導体基板を提供する段階と、前記半導体基板上に、
前記素子分離膜間に介在されたゲート絶縁膜を有するゲ
ートを形成する段階と、前記ゲート両側の基板内にソー
ス、ドレイン領域を形成する段階と、ゲートの両側壁上
に絶縁性のスペーサを形成する段階と、前記半導体基板
の全面にニオブとコバルトを順次的に蒸着する段階と、
前記半導体基板を所定温度で熱的アニーリングして前記
ソース、ドレイン、及びゲート上にコバルトシリサイド
膜を形成する段階とよりなることを特徴とする。
【００２２】ここで、前記ゲートは多結晶シリコン上に
非晶質シリコンが積層された構造であることを特徴とす
る。
非晶質シリコンが積層された構造であることを特徴とす
る。
【００２３】また、前記非晶質シリコンを１００〜５０
０Åの厚さで形成することを特徴とする。
０Åの厚さで形成することを特徴とする。
【００２４】また、前記ニオブを２００〜５００Åの厚
さで蒸着することを特徴とする。
さで蒸着することを特徴とする。
【００２５】また、前記コバルトを１００〜５００Åの
厚さで蒸着することを特徴とする。
厚さで蒸着することを特徴とする。
【００２６】また、前記コバルトを２００〜５００Åの
厚さで、前記ニオブを１００〜５００Åの厚さで蒸着す
ることを特徴とする。
厚さで、前記ニオブを１００〜５００Åの厚さで蒸着す
ることを特徴とする。
【００２７】また、前記コバルトとニオブを電子ビーム
蒸着法で蒸着することを特徴とする。
蒸着法で蒸着することを特徴とする。
【００２８】また、前記電子ビーム蒸着法に使用される
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
【００２９】また、前記ソースとドレイン領域は、前記
ソースとドレイン領域より低濃度でドーピングされた低
濃度ドーピング領域を含むことを特徴とする。
ソースとドレイン領域より低濃度でドーピングされた低
濃度ドーピング領域を含むことを特徴とする。
【００３０】また、前記熱的アニーリングを８００〜９
００℃で行うことを特徴とする。
００℃で行うことを特徴とする。
【００３１】また、本発明のコバルトシリサイド膜を有
するＭＯＳＦＥＴの製造方法は、素子分離膜が形成され
た半導体基板を提供する段階と、前記半導体基板上に、
乱反射防止膜、シリコン酸化膜、多結晶シリコン膜、及
び非晶質シリコン膜を順次的に蒸着し、パターニングし
てゲートとゲート絶縁膜を形成する段階と、前記乱反射
防止膜を除去する段階と、前記ゲートとゲート絶縁膜を
含む基板に第１伝導型の不純物を低濃度でイオン注入
し、ゲート両側の基板内に低濃度でドーピングされた不
純物領域を形成する段階と、前記ゲートの両側壁上に絶
縁性のスペーサを形成する段階と、前記半導体基板に第
２伝導型の不純物を高濃度でイオン注入してソース、ド
レイン領域を形成する段階と、前記半導体基板の全面に
ニオブとコバルトを順次的に蒸着する段階と、前記半導
体基板を所定温度でアニーリングして前記ソース、ドレ
イン、及びゲート上にコバルトシリサイド膜を形成する
段階とよりなることを特徴とする。
するＭＯＳＦＥＴの製造方法は、素子分離膜が形成され
た半導体基板を提供する段階と、前記半導体基板上に、
乱反射防止膜、シリコン酸化膜、多結晶シリコン膜、及
び非晶質シリコン膜を順次的に蒸着し、パターニングし
てゲートとゲート絶縁膜を形成する段階と、前記乱反射
防止膜を除去する段階と、前記ゲートとゲート絶縁膜を
含む基板に第１伝導型の不純物を低濃度でイオン注入
し、ゲート両側の基板内に低濃度でドーピングされた不
純物領域を形成する段階と、前記ゲートの両側壁上に絶
縁性のスペーサを形成する段階と、前記半導体基板に第
２伝導型の不純物を高濃度でイオン注入してソース、ド
レイン領域を形成する段階と、前記半導体基板の全面に
ニオブとコバルトを順次的に蒸着する段階と、前記半導
体基板を所定温度でアニーリングして前記ソース、ドレ
イン、及びゲート上にコバルトシリサイド膜を形成する
段階とよりなることを特徴とする。
【００３２】ここで、前記非晶質シリコンを１００〜５
００Åの厚さで形成することを特徴とする。
００Åの厚さで形成することを特徴とする。
【００３３】また、前記ニオブを２００〜５００Åの厚
さで蒸着することを特徴とする。
さで蒸着することを特徴とする。
【００３４】また、前記コバルトを１００〜５００Åの
厚さで蒸着することを特徴とする。
厚さで蒸着することを特徴とする。
【００３５】また、前記コバルトを２００〜５００Åの
厚さで、前記ニオブを１００〜５００Åの厚さで蒸着す
ることを特徴とする。
厚さで、前記ニオブを１００〜５００Åの厚さで蒸着す
ることを特徴とする。
【００３６】また、前記コバルトとニオブを電子ビーム
蒸着法で蒸着することを特徴とする。
蒸着法で蒸着することを特徴とする。
【００３７】また、前記電子ビーム蒸着法に使用される
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
チャンバの圧力は約１×１０−７Torr以下を維持するこ
とを特徴とする。
【００３８】また、前記スペーサはＳｉＯ2 でからなる
ことを特徴とする。
ことを特徴とする。
【００３９】また、前記熱的アニーリングを８００〜９
００℃の温度で行うことを特徴とする。
００℃の温度で行うことを特徴とする。
【００４０】また、前記熱的アニーリングは前記非晶質
シリコンが前記コバルトと反応し、完全に消耗される時
まで行うことを特徴とする。
シリコンが前記コバルトと反応し、完全に消耗される時
まで行うことを特徴とする。
【００４１】
【発明の実施の形態】以下、図２乃至図５により本発明
の望ましい一実施の形態をより詳しく説明する。図２乃
至図５は本発明によるコバルトシリサイド膜を有するＭ
ＯＳＦＥＴの製造方法を説明するための工程断面図であ
る。
の望ましい一実施の形態をより詳しく説明する。図２乃
至図５は本発明によるコバルトシリサイド膜を有するＭ
ＯＳＦＥＴの製造方法を説明するための工程断面図であ
る。
【００４２】図２に示すように、まず、シリコンからな
る半導体基板１２を準備する。前記のシリコン半導体基
板１２はハンドリングウェーハ、ハンドリングウェーハ
上に形成された埋め込み絶縁層、及び前記埋め込み絶縁
層上に形成されたシリコン層を含むＳＯＩ(Silicon On
Insulator : SOI)基板に代替が可能である。前記ＳＯＩ
基板はボンディング方法またはＳＩＭＯＸ(Separation
by Implanted Oxygen)方法により用意する。前記ボンデ
ィング方法によれば、上部には絶縁層が形成され、シリ
コンからなる第１半導体基板と、ハンドリング基板とを
まず用意する。前記第１基板の絶縁層が前記ハンドリン
グ基板の上部を向けるようにして前記第１基板と前記ハ
ンドリング基板とはボンディングされる。その後、前記
絶縁層の反対側に位置した第１基板の表面を錬磨してＳ
ＯＩ基板を用意する。また、ＳＩＭＯＸ方法によれば、
シリコンからなる半導体基板に酸素イオンらを所定深さ
でイオン注入して埋め込み絶縁層を提供することで、Ｓ
ＯＩ基板を用意する。
る半導体基板１２を準備する。前記のシリコン半導体基
板１２はハンドリングウェーハ、ハンドリングウェーハ
上に形成された埋め込み絶縁層、及び前記埋め込み絶縁
層上に形成されたシリコン層を含むＳＯＩ(Silicon On
Insulator : SOI)基板に代替が可能である。前記ＳＯＩ
基板はボンディング方法またはＳＩＭＯＸ(Separation
by Implanted Oxygen)方法により用意する。前記ボンデ
ィング方法によれば、上部には絶縁層が形成され、シリ
コンからなる第１半導体基板と、ハンドリング基板とを
まず用意する。前記第１基板の絶縁層が前記ハンドリン
グ基板の上部を向けるようにして前記第１基板と前記ハ
ンドリング基板とはボンディングされる。その後、前記
絶縁層の反対側に位置した第１基板の表面を錬磨してＳ
ＯＩ基板を用意する。また、ＳＩＭＯＸ方法によれば、
シリコンからなる半導体基板に酸素イオンらを所定深さ
でイオン注入して埋め込み絶縁層を提供することで、Ｓ
ＯＩ基板を用意する。
【００４３】次に、半導体基板１２の所定領域に局部的
シリコン酸化法(local oxidation of silicon)で素子分
離膜１４を形成し、前記素子分離膜１４の間に所定厚さ
のゲート酸化膜１６を形成する。ここで、前記隣接した
二つの素子分離膜１４はそれらの間に一つの活性領域を
定義する。続いて、全体上部に不純物がドーピングされ
た多結晶シリコン膜１８、約１００乃至５００Åの厚さ
を有する非晶質シリコン膜２０、及び乱反射防止膜２２
を順次的に形成し、前記膜らを写真エッチング法を利用
してパターニングすることで、ゲート４０とゲート酸化
膜１６を形成する。前記乱反射防止膜２２は、写真エッ
チング法を用いたパターン形成工程で、塗布されたフォ
トレジスト膜の露光のための入射光の乱反射によリ、フ
ォトレジスト膜マスクが所望しないパターンに形成され
ることを防止するためのものであって、前記乱反射防止
膜２２の蒸着工程は省略可能である。また、前記非晶質
シリコン膜２０の蒸着工程も必要によっては省略でき
る。その後、基板１２領域にヒ素(Arsenic) やリン(Pho
sphorus)のようなＮ形の不純物を低濃度でイオン注入し
てＮ−低濃度不純物領域２４ａ、２４ｂを形成する。
シリコン酸化法(local oxidation of silicon)で素子分
離膜１４を形成し、前記素子分離膜１４の間に所定厚さ
のゲート酸化膜１６を形成する。ここで、前記隣接した
二つの素子分離膜１４はそれらの間に一つの活性領域を
定義する。続いて、全体上部に不純物がドーピングされ
た多結晶シリコン膜１８、約１００乃至５００Åの厚さ
を有する非晶質シリコン膜２０、及び乱反射防止膜２２
を順次的に形成し、前記膜らを写真エッチング法を利用
してパターニングすることで、ゲート４０とゲート酸化
膜１６を形成する。前記乱反射防止膜２２は、写真エッ
チング法を用いたパターン形成工程で、塗布されたフォ
トレジスト膜の露光のための入射光の乱反射によリ、フ
ォトレジスト膜マスクが所望しないパターンに形成され
ることを防止するためのものであって、前記乱反射防止
膜２２の蒸着工程は省略可能である。また、前記非晶質
シリコン膜２０の蒸着工程も必要によっては省略でき
る。その後、基板１２領域にヒ素(Arsenic) やリン(Pho
sphorus)のようなＮ形の不純物を低濃度でイオン注入し
てＮ−低濃度不純物領域２４ａ、２４ｂを形成する。
【００４４】図３に示すように、図２に示す工程後の構
造体全体上部に約２, ０００乃至３, ０００ÅのＣＶＤ
酸化膜を蒸着し、前記ゲート４０上部の乱反射防止膜パ
ターン２２の表面及び前記Ｎ−低濃度不純物領域２４
ａ、２４ｂの表面が露出される時まで、前記ＣＶＤ酸化
膜を非等方性(anisotropy)の全面エッチング(blanket e
tch)して前記ゲート電極の側壁にシリコン酸化膜からな
るスペーサ２８を形成する。この時、前記乱反射防止膜
パターン２２も一緒に除去して非晶質シリコンパターン
２０及び半導体基板１２を露出させる。
造体全体上部に約２, ０００乃至３, ０００ÅのＣＶＤ
酸化膜を蒸着し、前記ゲート４０上部の乱反射防止膜パ
ターン２２の表面及び前記Ｎ−低濃度不純物領域２４
ａ、２４ｂの表面が露出される時まで、前記ＣＶＤ酸化
膜を非等方性(anisotropy)の全面エッチング(blanket e
tch)して前記ゲート電極の側壁にシリコン酸化膜からな
るスペーサ２８を形成する。この時、前記乱反射防止膜
パターン２２も一緒に除去して非晶質シリコンパターン
２０及び半導体基板１２を露出させる。
【００４５】図４に示すように、前記酸化膜スペーサ２
８をイオン注入阻止層としてＡｓやＰのようなＮ形の不
純物を高濃度でイオン注入し、前記半導体基板１２にＮ
＋高濃度不純物接合領域３０ａ、３０ｂ、すなわち、ソ
ース、ドレイン領域を形成する。その後、全体上部に約
２００乃至５００Å厚さを有するニオブ膜３２と、約１
００乃至５００Åの厚さを有するコバルト膜３４を順次
的に形成する。この時、前記ニオブ膜３２及びコバルト
膜３４は電子ビーム蒸着(Electron beam evaporation)
法を用いて順次的に蒸着し、この時に使用されるチャン
バ内の圧力は約１×１０−７Torr以下で維持する。この
ようにして、良質の非晶質金属薄膜を得ることができる
ようになる。
８をイオン注入阻止層としてＡｓやＰのようなＮ形の不
純物を高濃度でイオン注入し、前記半導体基板１２にＮ
＋高濃度不純物接合領域３０ａ、３０ｂ、すなわち、ソ
ース、ドレイン領域を形成する。その後、全体上部に約
２００乃至５００Å厚さを有するニオブ膜３２と、約１
００乃至５００Åの厚さを有するコバルト膜３４を順次
的に形成する。この時、前記ニオブ膜３２及びコバルト
膜３４は電子ビーム蒸着(Electron beam evaporation)
法を用いて順次的に蒸着し、この時に使用されるチャン
バ内の圧力は約１×１０−７Torr以下で維持する。この
ようにして、良質の非晶質金属薄膜を得ることができる
ようになる。
【００４６】図５に示すように、図４の工程後の構造体
を約８００乃至９００℃の窒素雰囲気下で熱処理し、結
晶質のコバルトダイシリサイド(CoSi2) 膜３６を形成す
る。この時、熱処理は前記非晶質シリコン膜２０が前記
コバルト膜３４と反応して完全に消耗する時まで進行す
ることが望ましい。以後、熱処理工程時に発生する不必
要な残留物、すなわち、Ｎｂ２Ｏ５、Ｃｏ−Ｎｂ、及び
ＣｏｘＳｉｙを除去する。
を約８００乃至９００℃の窒素雰囲気下で熱処理し、結
晶質のコバルトダイシリサイド(CoSi2) 膜３６を形成す
る。この時、熱処理は前記非晶質シリコン膜２０が前記
コバルト膜３４と反応して完全に消耗する時まで進行す
ることが望ましい。以後、熱処理工程時に発生する不必
要な残留物、すなわち、Ｎｂ２Ｏ５、Ｃｏ−Ｎｂ、及び
ＣｏｘＳｉｙを除去する。
【００４７】前記熱処理工程時、コバルトシリサイド膜
３６及び残留物らの生成機構を説明すれば次のとおりで
ある。ＳｉＯ2 のフリーエネルギー(Gibb's free energ
y)ΔＧｆは約−２０４．７kcal/molであるのに比べて、
Ｎｂ２Ｏ５のフリーエネルギーΔＧｆは約−４２２．１
kcal/molであって、Ｎｂ２Ｏ５のフリーエネルギーがＳ
ｉＯ2 のフリーエネルギーより相対的にもっと高い。し
たがって、シリサイドの形成のための高温熱処理の間に
はＳｉより相対的に酸化特性がもっと大きいＮｂがＣｏ
−Ｎｂ界面とＮｂ−Ｓｉ界面で酸化し、薄膜のＮｂ２Ｏ
５膜を形成する。こういうＮｂ２Ｏ５膜、Ｎｂ膜、及び
Ｎｂ−Ｃｏ合金膜を、拡散速度が遅いＳｉ原子らが通過
できない間にＮｂ膜内で拡散速度がＳｉに比べて相対的
に速いＣｏ原子らが、Ｎｂ膜を通過してＳｉ側に降りて
Ｓｉ原子らと結合するようになる。その結果、隣接した
Ｎｂ膜よりＣｏがまずシリコンと反応してコバルトシリ
サイド膜を形成するようになる。前記のコバルトシリサ
イド中で最も低い比抵抗を有し、安定相のＣｏＳｉ2 は
約５５０℃程度で形成されると知られているが、ＮｂＳ
ｉ２はＣｏＳｉ2 の形成温度より比較的高い温度である
約６５０℃で形成されると知られている。また、ＣｏＳ
ｉ2 は約１．５乃至２．０eVの活性エネルギーを有する
が、ＮｂＳｉ2 はその活性エネルギーが約２．７eVであ
って、ＣｏＳｉ2 に比べて高い値を有する。前記の事実
に基づいて、前記反応機構をより詳しく説明すれば、Ｓ
ｉ界面にＣｏＳｉ2 が形成される前の初期反応段階で、
微量のＳｉがＮｂ膜に拡散して入るのでＮｂとＳｉとの
化合物を形成するが、Ｎｂの酸化特性が耐火金属中でＴ
ａの次に大きくて、Ｎｂの酸化が優先的に起こるように
なり、また、ＣｏとＮｂとの合金化も急激に起こるの
で、一部がＣｏ−Ｎｂ−Ｓｉの化合物として存在してい
る途中で上部の残留Ｃｏと反応して、表面部にＣｏＳｉ
2 またはＣｏＳｉなどを形成するようになって結局Ｎｂ
Ｓｉ2 は形成されない。
３６及び残留物らの生成機構を説明すれば次のとおりで
ある。ＳｉＯ2 のフリーエネルギー(Gibb's free energ
y)ΔＧｆは約−２０４．７kcal/molであるのに比べて、
Ｎｂ２Ｏ５のフリーエネルギーΔＧｆは約−４２２．１
kcal/molであって、Ｎｂ２Ｏ５のフリーエネルギーがＳ
ｉＯ2 のフリーエネルギーより相対的にもっと高い。し
たがって、シリサイドの形成のための高温熱処理の間に
はＳｉより相対的に酸化特性がもっと大きいＮｂがＣｏ
−Ｎｂ界面とＮｂ−Ｓｉ界面で酸化し、薄膜のＮｂ２Ｏ
５膜を形成する。こういうＮｂ２Ｏ５膜、Ｎｂ膜、及び
Ｎｂ−Ｃｏ合金膜を、拡散速度が遅いＳｉ原子らが通過
できない間にＮｂ膜内で拡散速度がＳｉに比べて相対的
に速いＣｏ原子らが、Ｎｂ膜を通過してＳｉ側に降りて
Ｓｉ原子らと結合するようになる。その結果、隣接した
Ｎｂ膜よりＣｏがまずシリコンと反応してコバルトシリ
サイド膜を形成するようになる。前記のコバルトシリサ
イド中で最も低い比抵抗を有し、安定相のＣｏＳｉ2 は
約５５０℃程度で形成されると知られているが、ＮｂＳ
ｉ２はＣｏＳｉ2 の形成温度より比較的高い温度である
約６５０℃で形成されると知られている。また、ＣｏＳ
ｉ2 は約１．５乃至２．０eVの活性エネルギーを有する
が、ＮｂＳｉ2 はその活性エネルギーが約２．７eVであ
って、ＣｏＳｉ2 に比べて高い値を有する。前記の事実
に基づいて、前記反応機構をより詳しく説明すれば、Ｓ
ｉ界面にＣｏＳｉ2 が形成される前の初期反応段階で、
微量のＳｉがＮｂ膜に拡散して入るのでＮｂとＳｉとの
化合物を形成するが、Ｎｂの酸化特性が耐火金属中でＴ
ａの次に大きくて、Ｎｂの酸化が優先的に起こるように
なり、また、ＣｏとＮｂとの合金化も急激に起こるの
で、一部がＣｏ−Ｎｂ−Ｓｉの化合物として存在してい
る途中で上部の残留Ｃｏと反応して、表面部にＣｏＳｉ
2 またはＣｏＳｉなどを形成するようになって結局Ｎｂ
Ｓｉ2 は形成されない。
【００４８】このように、ゲート電極のＣｏ／Ｎｂ／非
晶質シリコン膜で構成された三重膜構造のシリサイド化
過程で発生するこういう中間膜らは、Ｃｏの急激なシリ
サイド化反応を中間で抑制する一種の障壁役割をするこ
とにより、シリコンとの界面で高い平坦度と低い接触抵
抗を有し、浅い接合形成を助けられるＭＯＳＦＥＴの形
成を可能にする。また、本発明は漏洩電流の発生を減少
させる。
晶質シリコン膜で構成された三重膜構造のシリサイド化
過程で発生するこういう中間膜らは、Ｃｏの急激なシリ
サイド化反応を中間で抑制する一種の障壁役割をするこ
とにより、シリコンとの界面で高い平坦度と低い接触抵
抗を有し、浅い接合形成を助けられるＭＯＳＦＥＴの形
成を可能にする。また、本発明は漏洩電流の発生を減少
させる。
【００４９】一方、本発明は前記の実施例で説明した自
己整列型ＭＯＳＦＥＴの構造の外にも、その上部にコバ
ルトシリサイド膜の必要とする露出されたシリコン部分
を有する半導体素子に適用できる。この時、前記の露出
されたシリコン部分は単結晶シリコン、多結晶シリコ
ン、及び非晶質シリコンからなる群から少なくとも一つ
が選択できる。
己整列型ＭＯＳＦＥＴの構造の外にも、その上部にコバ
ルトシリサイド膜の必要とする露出されたシリコン部分
を有する半導体素子に適用できる。この時、前記の露出
されたシリコン部分は単結晶シリコン、多結晶シリコ
ン、及び非晶質シリコンからなる群から少なくとも一つ
が選択できる。
【００５０】
【発明の効果】前記のように、本発明のＭＯＳＦＥＴの
製造方法は、Ｃｏ−Ｎｂ−Ｓｉの三重膜を用いてコバル
トシリサイド膜を形成するための熱処理工程時、コバル
トシリサイド膜を形成するための反応がシリコン基板と
の前界面で均一に起こるようにすることによって、ＭＯ
ＳＦＥＴの電気的特性及び信頼性を向上させることがで
きる。
製造方法は、Ｃｏ−Ｎｂ−Ｓｉの三重膜を用いてコバル
トシリサイド膜を形成するための熱処理工程時、コバル
トシリサイド膜を形成するための反応がシリコン基板と
の前界面で均一に起こるようにすることによって、ＭＯ
ＳＦＥＴの電気的特性及び信頼性を向上させることがで
きる。
【００５１】一方、ここでは本発明の特定実施例に対し
て説明し図示したが、当業者によってこれに対する修正
と変形ができる。したがって、特許請求の範囲は本発明
の真の思想と範囲に属するかぎり、あらゆる修正と変形
を含むものと理解できる。
て説明し図示したが、当業者によってこれに対する修正
と変形ができる。したがって、特許請求の範囲は本発明
の真の思想と範囲に属するかぎり、あらゆる修正と変形
を含むものと理解できる。
【図１】自己整列シリサイド形成方法による従来のＭＯ
ＳＦＥＴ構造を示す図である。
ＳＦＥＴ構造を示す図である。
【図２】本発明によるＭＯＳＦＥＴの製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図３】本発明によるＭＯＳＦＥＴの製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図４】本発明によるＭＯＳＦＥＴの製造方法を説明す
るための工程断面図である。
るための工程断面図である。
【図５】本発明によるＭＯＳＦＥＴの製造方法を説明す
るための工程断面図である。
るための工程断面図である。
１２ 半導体基板 １４ 素子分離膜 １６ ゲート酸化膜 １８ 多結晶シリコン膜 ２０ 非晶質シリコン膜 ２２ 乱反射防止膜 ２４ａ、２４ｂ Ｎ−低濃度不純物接合領域 ２８ 酸化膜スペーサ ３０ａ、３０ｂ Ｎ＋高濃度不純物接合領域（ソー
ス、ドレイン領域） ３２ ニオブ膜 ３４ コバルト膜 ３６ コバルトシリサイド膜 ４０ ゲート
ス、ドレイン領域） ３２ ニオブ膜 ３４ コバルト膜 ３６ コバルトシリサイド膜 ４０ ゲート
Claims (34)
- 【請求項１】 素子分離膜が形成され、露出されたシリ
コン部分を有する半導体基板を提供する段階と、前記露
出されたシリコン部分上にニオブとコバルトを順次的に
蒸着する段階と、前記ニオブとコバルトが蒸着された基
板を所定温度で熱的アニーリングを行い、前記のシリコ
ン部分上にコバルトシリサイド膜を形成する段階とより
なることを特徴とするコバルトシリサイド膜を有するＭ
ＯＳＦＥＴの製造方法。 - 【請求項２】 前記半導体基板は単結晶シリコン基板で
あることを特徴とする請求項１記載のコバルトシリサイ
ド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項３】 前記半導体基板はＳＯＩ基板であること
を特徴とする請求項１記載のコバルトシリサイド膜を有
するＭＯＳＦＥＴの製造方法。 - 【請求項４】 前記半導体基板の露出されたシリコン部
分は単結晶または多結晶シリコンであることを特徴とす
る請求項１記載のコバルトシリサイド膜を有するＭＯＳ
ＦＥＴの製造方法。 - 【請求項５】 前記半導体基板の露出されたシリコン部
分は非晶質シリコンであることを特徴とする請求項１記
載のコバルトシリサイド膜を有するＭＯＳＦＥＴの製造
方法。 - 【請求項６】 前記非晶質シリコンを１００〜５００Å
の厚さで形成することを特徴とする請求項５記載のコバ
ルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項７】 前記露出されたシリコン部分はゲートで
あることを特徴とする請求項１記載のコバルトシリサイ
ド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項８】 前記露出されたシリコン部分はソースと
ドレイン領域であることを特徴とする請求項１記載のコ
バルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項９】 前記ニオブを２００〜５００Åの厚さで
蒸着することを特徴とする請求項１記載のコバルトシリ
サイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項１０】 前記コバルトを１００〜５００Åの厚
さで蒸着することを特徴とする請求項１記載のコバルト
シリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項１１】 前記コバルトを２００〜５００Åの厚
さで、前記ニオブを１００〜５００Åの厚さで蒸着する
ことを特徴とする請求項１記載のコバルトシリサイド膜
を有するＭＯＳＦＥＴの製造方法。 - 【請求項１２】 前記コバルトとニオブを電子ビーム蒸
着法で蒸着することを特徴とする請求項１記載のコバル
トシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項１３】 前記電子ビーム蒸着法に使用されるチ
ャンバの圧力は約１×１０−７Torr以下を維持すること
を特徴とする請求項１２記載のコバルトシリサイド膜を
有するＭＯＳＦＥＴの製造方法。 - 【請求項１４】 前記熱的アニーリングは８００〜９０
０℃の温度で行うことを特徴とする請求項１記載のコバ
ルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項１５】 素子分離膜が形成された半導体基板を
提供する段階と、前記半導体基板上に前記素子分離膜間
に介在されたゲート絶縁膜を有するゲートを形成する段
階と、前記ゲート両側の基板内にソース、ドレイン領域
を形成する段階と、ゲート両側壁上に絶縁性のスペーサ
を形成する段階と、前記半導体基板の全面にニオブとコ
バルトを順次的に蒸着する段階と、前記半導体基板を所
定温度で熱的アニーリングして前記ソース、ドレイン、
及びゲート上にコバルトシリサイド膜を形成する段階と
よりなることを特徴とするコバルトシリサイド膜を有す
るＭＯＳＦＥＴの製造方法。 - 【請求項１６】 前記ゲートは多結晶シリコン上に非晶
質シリコンが積層された構造であることを特徴とする請
求項１５記載のコバルトシリサイド膜を有するＭＯＳＦ
ＥＴの製造方法。 - 【請求項１７】 前記非晶質シリコンを１００〜５００
Åの厚さで形成することを特徴とする請求項１６記載の
コバルトシリサイド膜を有するＭＯＳＦＥＴの製造方
法。 - 【請求項１８】 前記ニオブを２００〜５００Åの厚さ
で蒸着することを特徴とする請求項１５記載のコバルト
シリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項１９】 前記コバルトを１００〜５００Åの厚
さで蒸着することを特徴とする請求項１５記載のコバル
トシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２０】 前記コバルトを２００〜５００Åの厚
さで、前記ニオブを１００〜５００Åの厚さで蒸着する
ことを特徴とする請求項１５記載のコバルトシリサイド
膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２１】 前記コバルトとニオブを電子ビーム蒸
着法で蒸着することを特徴とする請求項１５記載のコバ
ルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２２】 前記電子ビーム蒸着法に使用されるチ
ャンバの圧力は約１×１０−７Torr以下を維持すること
を特徴とする請求項２１記載のコバルトシリサイド膜を
有するＭＯＳＦＥＴの製造方法。 - 【請求項２３】 前記ソースとドレイン領域は、前記ソ
ースとドレイン領域より低濃度でドーピングされた低濃
度ドーピング領域を含むことを特徴とする請求項１５記
載のコバルトシリサイド膜を有するＭＯＳＦＥＴの製造
方法。 - 【請求項２４】 前記熱的アニーリングを８００〜９０
０℃で行うことを特徴とする請求項１５記載のコバルト
シリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２５】 素子分離膜が形成された半導体基板を
提供する段階と、前記半導体基板上に乱反射防止膜、シ
リコン酸化膜、多結晶シリコン膜、及び非晶質シリコン
膜を順次的に蒸着し、パターニングしてゲートとゲート
絶縁膜を形成する段階と、前記ゲートとゲート絶縁膜を
含む基板に第１伝導型の不純物を低濃度でイオン注入
し、ゲート両側の基板内に低濃度でドーピングされた不
純物領域を形成する段階と、前記ゲートの両側壁上に絶
縁性のスペーサを形成する段階と、前記乱反射防止膜を
除去する段階と、前記半導体基板に第１伝導型の不純物
を高濃度でイオン注入してソース、ドレイン領域を形成
する段階と、前記半導体基板の全面にニオブとコバルト
を順次的に蒸着する段階と、前記半導体基板を所定温度
で熱的アニーリングして前記ソース、ドレイン、及びゲ
ート上にコバルトシリサイド膜を形成する段階とよりな
ることを特徴とするコバルトシリサイド膜を有するＭＯ
ＳＦＥＴの製造方法。 - 【請求項２６】 前記非晶質シリコンを１００〜５００
Åの厚さで形成することを特徴とする請求項２５記載の
コバルトシリサイド膜を有するＭＯＳＦＥＴの製造方
法。 - 【請求項２７】 前記ニオブを２００〜５００Åの厚さ
で蒸着することを特徴とする請求項２５記載のコバルト
シリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２８】 前記コバルトを１００〜５００Åの厚
さで蒸着することを特徴とする請求項２５記載のコバル
トシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項２９】 前記コバルトを２００〜５００Åの厚
さで、前記ニオブを１００〜５００Åの厚さで蒸着する
ことを特徴とする請求項２５記載のコバルトシリサイド
膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項３０】 前記コバルトとニオブを電子ビーム蒸
着法で蒸着することを特徴とする請求項２５記載のコバ
ルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項３１】 前記電子ビーム蒸着法に使用されるチ
ャンバの圧力は約１×１０−７Torr以下を維持すること
を特徴とする請求項３０記載のコバルトシリサイド膜を
有するＭＯＳＦＥＴの製造方法。 - 【請求項３２】 前記スペーサはＳｉＯ2 でからなるこ
とを特徴とする請求項２５記載のコバルトシリサイド膜
を有するＭＯＳＦＥＴの製造方法。 - 【請求項３３】 前記熱的アニーリングを８００〜９０
０℃の温度で行うことを特徴とする請求項２５記載のコ
バルトシリサイド膜を有するＭＯＳＦＥＴの製造方法。 - 【請求項３４】 前記熱的アニーリングは前記非晶質シ
リコンが前記コバルトと反応し、完全に消耗される時ま
で行うことを特徴とする請求項２５記載のコバルトシリ
サイド膜を有するＭＯＳＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960072822A KR100220253B1 (ko) | 1996-12-27 | 1996-12-27 | Mosfet 제조 방법 |
| KR1996P72822 | 1996-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284728A true JPH10284728A (ja) | 1998-10-23 |
Family
ID=19491203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9366428A Pending JPH10284728A (ja) | 1996-12-27 | 1997-12-24 | コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5904564A (ja) |
| JP (1) | JPH10284728A (ja) |
| KR (1) | KR100220253B1 (ja) |
Cited By (3)
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|---|---|---|---|---|
| KR100763898B1 (ko) | 2003-08-02 | 2007-10-05 | 삼성전자주식회사 | 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자 |
| JP2008060594A (ja) * | 1997-11-17 | 2008-03-13 | Toshiba Corp | 半導体装置の製造方法 |
| JP2013222881A (ja) * | 2012-04-18 | 2013-10-28 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
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- 1996-12-27 KR KR1019960072822A patent/KR100220253B1/ko not_active IP Right Cessation
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1997
- 1997-12-16 US US08/991,668 patent/US5904564A/en not_active Expired - Fee Related
- 1997-12-24 JP JP9366428A patent/JPH10284728A/ja active Pending
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| US5904564A (en) | 1999-05-18 |
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