JP2910064B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000010936 titanium Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 6
- 239000010408 film Substances 0.000 description 54
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 229910008484 TiSi Inorganic materials 0.000 description 13
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- -1 ammonia peroxide Chemical class 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特に、シリ
サイド技術を用いた半導体装置の製造方法に関するもの
である。
サイド技術を用いた半導体装置の製造方法に関するもの
である。
［発明の概要］ 本発明は、シリコン基体上に膜厚が50Å以下のシリコ
ン酸化膜のみを形成し、次に、前記シリコン酸化膜上に
チタン膜を形成した後、アルゴンガス中で600℃ないし7
00℃の低温熱処理工程の後800℃ないし1000℃の高温熱
処理工程を行なう２段階アニールを施して、シリコン基
体にチタンシリサイド層を形成することによって、シリ
コン上に金属シリサイド膜を選択性良く形成することが
できるようにしたものである。
ン酸化膜のみを形成し、次に、前記シリコン酸化膜上に
チタン膜を形成した後、アルゴンガス中で600℃ないし7
00℃の低温熱処理工程の後800℃ないし1000℃の高温熱
処理工程を行なう２段階アニールを施して、シリコン基
体にチタンシリサイド層を形成することによって、シリ
コン上に金属シリサイド膜を選択性良く形成することが
できるようにしたものである。
［従来の技術］ シリサイド（Self−aligned silicide,SALICIDE）技
術は、拡散層やゲート電極の上に金属シリサイド膜を自
己整合的に形成してこれらの拡散層やゲート電極のシー
ト抵抗を低減する技術である。
術は、拡散層やゲート電極の上に金属シリサイド膜を自
己整合的に形成してこれらの拡散層やゲート電極のシー
ト抵抗を低減する技術である。
第４図Ａ〜第４図Ｃは、従来のシリサイド技術を用い
たMOSLSIの製造方法を示す。この従来の製造方法によれ
ば、第４図Ａに示すように、まず例えばｐ−型のシリコ
ン（Si）基板101の表面に二酸化シリコン（SiO2）膜の
ようなフィールド絶縁膜102を選択的に形成して素子間
分離を行った後、このフィールド絶縁膜102で囲まれた
活性領域の表面に例えば熱酸化によりSiO2膜のようなゲ
ート絶縁膜103を形成する。次に、例えばCVD法により全
面に多結晶シリコン膜を形成し、この多結晶シリコン膜
に例えばリン（Ｐ）のような不純物をドープして低抵抗
化した後、この多結晶シリコン膜及びゲート絶縁膜103
をエッチングにより所定形状にパターンニングする。こ
れによって、ゲート絶縁膜103上にゲート電極104が形成
される。この後、このゲート電極104をマスクとしてシ
リコン基板101中に例えばリンのようなｎ型不純物を低
濃度にイオン注入する。次に、例えばCVD法により全面S
iO2膜を形成した後、反応性イオンエッチング（RIE）法
によりそのSiO2膜を基板表面と垂直方向に異方性エッチ
ングして、ゲート電極104の側壁にSiO2から成るサイド
ウォールスペーサ105を形成する。次に、このサイドウ
ォールスペーサ105をマスクとしてシリコン基板101中に
例えばヒ素（As）のようなｎ型不純物を高濃度にイオン
注入する。この後、注入不純物の電気的活性化のための
熱処理を行う。これによって、例えばn+型のソース領域
106及びドレイン領域107がゲート電極104に対して自己
整合的に形成される。これらのゲート電極104、ソース
領域106及びドレイン領域107によりｎチャネルMOSFETが
構成される。この場合、これらのソース領域106及びド
レイン領域107はサイドウォールスペーサ105の下方の部
分にn-型の低不純物濃度部106a,107aを有しており、従
ってこのｎチャネルMOSFETはその低不純物濃度部107aに
よりドレイン領域107の近傍の電界を緩和した、いわゆ
るLDD（Lightly Doped Drain）構造を有する。この後、
例えば、スパッタ法により全面にチタン（Ti）膜108を
形成する。
たMOSLSIの製造方法を示す。この従来の製造方法によれ
ば、第４図Ａに示すように、まず例えばｐ−型のシリコ
ン（Si）基板101の表面に二酸化シリコン（SiO2）膜の
ようなフィールド絶縁膜102を選択的に形成して素子間
分離を行った後、このフィールド絶縁膜102で囲まれた
活性領域の表面に例えば熱酸化によりSiO2膜のようなゲ
ート絶縁膜103を形成する。次に、例えばCVD法により全
面に多結晶シリコン膜を形成し、この多結晶シリコン膜
に例えばリン（Ｐ）のような不純物をドープして低抵抗
化した後、この多結晶シリコン膜及びゲート絶縁膜103
をエッチングにより所定形状にパターンニングする。こ
れによって、ゲート絶縁膜103上にゲート電極104が形成
される。この後、このゲート電極104をマスクとしてシ
リコン基板101中に例えばリンのようなｎ型不純物を低
濃度にイオン注入する。次に、例えばCVD法により全面S
iO2膜を形成した後、反応性イオンエッチング（RIE）法
によりそのSiO2膜を基板表面と垂直方向に異方性エッチ
ングして、ゲート電極104の側壁にSiO2から成るサイド
ウォールスペーサ105を形成する。次に、このサイドウ
ォールスペーサ105をマスクとしてシリコン基板101中に
例えばヒ素（As）のようなｎ型不純物を高濃度にイオン
注入する。この後、注入不純物の電気的活性化のための
熱処理を行う。これによって、例えばn+型のソース領域
106及びドレイン領域107がゲート電極104に対して自己
整合的に形成される。これらのゲート電極104、ソース
領域106及びドレイン領域107によりｎチャネルMOSFETが
構成される。この場合、これらのソース領域106及びド
レイン領域107はサイドウォールスペーサ105の下方の部
分にn-型の低不純物濃度部106a,107aを有しており、従
ってこのｎチャネルMOSFETはその低不純物濃度部107aに
よりドレイン領域107の近傍の電界を緩和した、いわゆ
るLDD（Lightly Doped Drain）構造を有する。この後、
例えば、スパッタ法により全面にチタン（Ti）膜108を
形成する。
次に、例えばアルゴン（Ar）雰囲気中において600℃
程度の温度で熱処理を行うことにより、Ti膜108とこのT
i膜108が直接接触しているゲート電極104、ソース領域1
06及びドレイン領域107とを反応させる。これによっ
て、これらのゲート電極104、ソース領域106及びドレイ
ン領域107の表面がシリサイド化され、第４図Ｂに示す
ように、これらのゲート電極104、ソース領域106及びド
レイン領域107の表面にそれぞれチタンシリサイド（TiS
i）膜109a,109b,109cが形成される。
程度の温度で熱処理を行うことにより、Ti膜108とこのT
i膜108が直接接触しているゲート電極104、ソース領域1
06及びドレイン領域107とを反応させる。これによっ
て、これらのゲート電極104、ソース領域106及びドレイ
ン領域107の表面がシリサイド化され、第４図Ｂに示す
ように、これらのゲート電極104、ソース領域106及びド
レイン領域107の表面にそれぞれチタンシリサイド（TiS
i）膜109a,109b,109cが形成される。
この後、未反応のTi膜108をウェットエッチングを行
なってエッチング除去して第４図Ｃに示す状態とする。
なってエッチング除去して第４図Ｃに示す状態とする。
このようにして製造されるMOSLSIにおいては、TiSi膜
109a,109b,109cによりゲート電極４、ソース領域６及び
ドレイン領域７のシート抵抗が低減される。
109a,109b,109cによりゲート電極４、ソース領域６及び
ドレイン領域７のシート抵抗が低減される。
なお、拡散層上にシリサイド層を形成する技術として
は、例えば特開昭63−84064号公報に開示されたものが
ある。
は、例えば特開昭63−84064号公報に開示されたものが
ある。
［発明が解決しようとする課題］ しかしながら、このような従来のサリサイド技術を用
いたMOSLSIの製造方法では、Si基板101からサイドウォ
ールスペーサ105の上にSiのはい上がりが生じることに
より、例えば第４図Ｃにおいて一点鎖線で示すようにこ
のサイドウォールスペーサ105の上にTiSi膜109dが形成
され、その後のエッチングによっても、はい上がり部で
あるTiSi膜109dは除去出来ず、その結果、このTiSi膜10
9dにより例えばゲート電極104とドレイン領域107とのシ
ョートが発生してしまうことがあるという問題があっ
た。
いたMOSLSIの製造方法では、Si基板101からサイドウォ
ールスペーサ105の上にSiのはい上がりが生じることに
より、例えば第４図Ｃにおいて一点鎖線で示すようにこ
のサイドウォールスペーサ105の上にTiSi膜109dが形成
され、その後のエッチングによっても、はい上がり部で
あるTiSi膜109dは除去出来ず、その結果、このTiSi膜10
9dにより例えばゲート電極104とドレイン領域107とのシ
ョートが発生してしまうことがあるという問題があっ
た。
本発明は、シリコン基体上に低抵抗な金属シリサイド
膜を選択性良く形成することができる半導体装置の製造
方法を得んとするものである。
膜を選択性良く形成することができる半導体装置の製造
方法を得んとするものである。
［課題を解決するための手段］ そこで、本発明は、シリコン基体上に膜厚が50Å以下
のシリコン酸化膜のみを形成し、次に、前記シリコン酸
化膜上にチタン膜を形成した後、アルゴンガス中で600
℃ないし700℃の低温熱処理工程の後800℃ないし1000℃
の高温熱処理工程を行なう２段階アニールを施して、シ
リコン基体にチタンシリサイド層を形成することを、そ
の解決手段としている。
のシリコン酸化膜のみを形成し、次に、前記シリコン酸
化膜上にチタン膜を形成した後、アルゴンガス中で600
℃ないし700℃の低温熱処理工程の後800℃ないし1000℃
の高温熱処理工程を行なう２段階アニールを施して、シ
リコン基体にチタンシリサイド層を形成することを、そ
の解決手段としている。
［作用］ 低温熱処理工程においては、シリコン酸化膜と金属が
反応する。その際、シリコン酸化膜が50Å以下と薄い膜
であるため、この膜を通してシリコンが拡散して反応が
進む。なお、例えば、シリコン酸化膜（SiO2）の膜厚を
100Åに設定し、また、金属膜としてチタン（Ti）を用
いた場合、そのエッチング時間とオージェ強度ξとの関
係（AES Depth Prfile）を測定すると、第２図に示すグ
ラフの如くなり、ウェットエッチングによりチタンがエ
ッチングされてしまう。一方、第３図のグラフは、SiO2
膜を50Åとした場合であり、TiSi2形成が起り、さら
に、TiSi2中（界面）のO2の分布により、例えばアルミ
ニウムのつき抜けに対するバリヤ性も向上する。
反応する。その際、シリコン酸化膜が50Å以下と薄い膜
であるため、この膜を通してシリコンが拡散して反応が
進む。なお、例えば、シリコン酸化膜（SiO2）の膜厚を
100Åに設定し、また、金属膜としてチタン（Ti）を用
いた場合、そのエッチング時間とオージェ強度ξとの関
係（AES Depth Prfile）を測定すると、第２図に示すグ
ラフの如くなり、ウェットエッチングによりチタンがエ
ッチングされてしまう。一方、第３図のグラフは、SiO2
膜を50Åとした場合であり、TiSi2形成が起り、さら
に、TiSi2中（界面）のO2の分布により、例えばアルミ
ニウムのつき抜けに対するバリヤ性も向上する。
また、高温熱処理工程により、TiSi2中に存在する残
留酸素が放出されるため、〜４Ω／□の抵抗値が得られ
る。
留酸素が放出されるため、〜４Ω／□の抵抗値が得られ
る。
［実施例］ 以下、本発明に係る半導体装置の製造方法の詳細を図
面に示す実施例に基づいて説明する。
面に示す実施例に基づいて説明する。
本実施例においては、第１図Ａに示すように、シリコ
ン基板１の表面にSiO2でなるフィールド絶縁膜２を選択
的に形成して素子間分離を行った後、シリコン基板１の
露出表面及びフィールド絶縁膜２の上に厚さ50ÅのSiO2
膜３を形成する。
ン基板１の表面にSiO2でなるフィールド絶縁膜２を選択
的に形成して素子間分離を行った後、シリコン基板１の
露出表面及びフィールド絶縁膜２の上に厚さ50ÅのSiO2
膜３を形成する。
次に、第１図Ｂに示すように、SiO2膜３の上にチタン
（Ti）膜４を、例えばスパッタ法により全面に膜厚400
Åに形成する。
（Ti）膜４を、例えばスパッタ法により全面に膜厚400
Åに形成する。
その後、低温熱処理工程として650℃の温度でランプ
アニール（ラピットサーマルアニール）を行なって、第
１図Ｃに示すように、チタンシリサイド膜５を形成す
る。このチタンシリサイド膜５は、Ti5Si3とTiSiから成
り、このチタンシリサイド膜５の上のチタン膜４は、Ti
Oxに酸化されている。
アニール（ラピットサーマルアニール）を行なって、第
１図Ｃに示すように、チタンシリサイド膜５を形成す
る。このチタンシリサイド膜５は、Ti5Si3とTiSiから成
り、このチタンシリサイド膜５の上のチタン膜４は、Ti
Oxに酸化されている。
そして、アンモニア過水等を用いたウェットエッチン
グにより、未反応チタン及びTiO2の除去を行なう（第１
図Ｄ）。
グにより、未反応チタン及びTiO2の除去を行なう（第１
図Ｄ）。
次に、高温熱処理工程として900℃の温度のランプア
ニールを行ない、チタンシリサイド膜５を、TiSi2でな
るTiSi2膜６を変化させる。
ニールを行ない、チタンシリサイド膜５を、TiSi2でな
るTiSi2膜６を変化させる。
なお、高温熱処理工程で設定温度を800℃とすると、
形成されるTiSi2の抵抗値は、〜30Ω／□と高くなっ
た。これは、TiSi2中に残留酸素が存在するためであ
り、900℃に設定すれば、この残留酸素が放出されるた
め、〜４Ω／□の低抵抗な値が得られる。
形成されるTiSi2の抵抗値は、〜30Ω／□と高くなっ
た。これは、TiSi2中に残留酸素が存在するためであ
り、900℃に設定すれば、この残留酸素が放出されるた
め、〜４Ω／□の低抵抗な値が得られる。
また、SiO2膜３の膜厚を100Åとすると、低温熱処理
工程（600℃）のランプアニールでは、SiO2膜３を通し
てSiの拡散が起らず、膜厚50Å以下でSiO2膜３を通して
Siの拡散が十分に起るようになる。
工程（600℃）のランプアニールでは、SiO2膜３を通し
てSiの拡散が起らず、膜厚50Å以下でSiO2膜３を通して
Siの拡散が十分に起るようになる。
以上、実施例について説明したが、この他に各種の設
計が可能であり、例えば、上記実施例においては、低温
熱処理として600℃の温度を選択したが、600℃〜700℃
の範囲であればよく、又、高温熱処理は、800℃〜1000
℃の範囲の高温設定が可能である。
計が可能であり、例えば、上記実施例においては、低温
熱処理として600℃の温度を選択したが、600℃〜700℃
の範囲であればよく、又、高温熱処理は、800℃〜1000
℃の範囲の高温設定が可能である。
また、本発明は、上記実施例の他、各種MOSLSIや、MO
SLSI以外の例えばバイポーラLSIやバイポーラCMOSLSIな
どの半導体装置の製造に適用することも可能である。
SLSI以外の例えばバイポーラLSIやバイポーラCMOSLSIな
どの半導体装置の製造に適用することも可能である。
［発明の効果］ 以上の説明から明らかなように、本発明に係る半導体
装置の製造方法によれば、はい上りの生じない、選択性
のよいシリサイド層を形成でき、このため、トランジス
タリークの改善ができる効果がある。
装置の製造方法によれば、はい上りの生じない、選択性
のよいシリサイド層を形成でき、このため、トランジス
タリークの改善ができる効果がある。
また、低抵抗化されたシリサイド層が形成出来るた
め、半導体装置の特性を高める効果がある。
め、半導体装置の特性を高める効果がある。
第１図Ａ〜第１図Ｅは本発明に係る半導体装置の製造方
法の実施例を示す断面図、第２図はSiO2膜を100Åに設
定した場合の特定元素の分布を示すグラフ、第３図はSi
O2膜を50Åに設定した場合の特定元素の分布を示すグラ
フ、第４図Ａ〜第４図Ｃは従来例の断面図である。 １……シリコン基板、２……フィールド絶縁膜、３……
SiO2膜、４……チタン膜、５……チタンシリサイド膜、
６……TiSi2膜（シリサイド層）。
法の実施例を示す断面図、第２図はSiO2膜を100Åに設
定した場合の特定元素の分布を示すグラフ、第３図はSi
O2膜を50Åに設定した場合の特定元素の分布を示すグラ
フ、第４図Ａ〜第４図Ｃは従来例の断面図である。 １……シリコン基板、２……フィールド絶縁膜、３……
SiO2膜、４……チタン膜、５……チタンシリサイド膜、
６……TiSi2膜（シリサイド層）。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】シリコン基体上に膜厚が50Å以下のシリコ
ン酸化膜のみを形成し、次に、前記シリコン酸化膜上に
チタン膜を形成した後、アルゴンガス中で600℃ないし7
00℃の低温熱処理工程の後800℃ないし1000℃の高温熱
処理工程を行なう２段階アニールを施して、シリコン基
体にチタンシリサイド層を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175105A JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
| EP19900307377 EP0407202A3 (en) | 1989-07-06 | 1990-07-05 | Manufacturing semiconductor devices |
| US07/830,555 US5194405A (en) | 1989-07-06 | 1992-02-03 | Method of manufacturing a semiconductor device having a silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175105A JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338823A JPH0338823A (ja) | 1991-02-19 |
| JP2910064B2 true JP2910064B2 (ja) | 1999-06-23 |
Family
ID=15990348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175105A Expired - Fee Related JP2910064B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0407202A3 (ja) |
| JP (1) | JP2910064B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5399526A (en) * | 1991-06-28 | 1995-03-21 | Sony Corporation | Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer |
| JP2001358089A (ja) * | 2001-05-10 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP1396028A2 (de) | 2001-05-26 | 2004-03-10 | IHP GmbH-Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Transistor, verfahren zur herstellung einer integrierten schaltung und verfahren zur herstellung einer metallsilizidschicht |
| JP2007058940A (ja) * | 2005-08-22 | 2007-03-08 | Sony Corp | 記憶装置、ファイル記憶装置、およびコンピュータシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551908A (en) * | 1981-06-15 | 1985-11-12 | Nippon Electric Co., Ltd. | Process of forming electrodes and interconnections on silicon semiconductor devices |
| US4557036A (en) * | 1982-03-31 | 1985-12-10 | Nippon Telegraph & Telephone Public Corp. | Semiconductor device and process for manufacturing the same |
| US4784973A (en) * | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
-
1989
- 1989-07-06 JP JP1175105A patent/JP2910064B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-05 EP EP19900307377 patent/EP0407202A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0338823A (ja) | 1991-02-19 |
| EP0407202A2 (en) | 1991-01-09 |
| EP0407202A3 (en) | 1992-10-28 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |