JP2007058940A - 記憶装置、ファイル記憶装置、およびコンピュータシステム - Google Patents
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Abstract
【解決手段】強誘電体メモリにおいて、第1ステップ<11>で読み出された複数ワードのデータを、第2ステップ<12>において内部のアドレスカウンタ43を用いて、連続して一括転送する機構が備えられている。また、第3ステップ<13>も、複数ワードの転送終了後の後処理として一回実施するのみで良い。
【選択図】図5
Description
また、図1において、BL11,BL12はビット線を、WL11はワード線を、PL11はプレート線を、13はワード線デコーダおよびドライバ(WLDD)を、14はプレート線デコーダおよびドライバ(PLDD)を、15はセンスアンプ(SA)を、それぞれ示している。
ここでプレート線PL11にVccパルスを印加することで、両キャパシタには略Vccが印加され、両者はともに(H2)の状態に移行する。これに伴って初期状態からの分極変異量の差に対応する信号差が”0”と”1”の読み出し信号差としてビット線BL11に現れる。
具体的には、ビット線BL11の電位は、分極反転した”1”読み出し時の方が、分極反転しない”0”読み出し時より高くなる。
ここでたとえば”1”信号と”0”信号の中間的電位を参照信号として供給し、読み出し信号と参照信号を差動型センスアンプで比較することで、上記読み出し信号が”1”であるか”0”であるかを判定することができる。
さらに上記強誘電体メモリには、相補的にデータを記憶した2個のメモリセルを用いて1ビットを記憶するケースもある。そのような形態ではセンスアンプに接続されるビット線対に、各々のメモリセルから相補的なデータが読み出され、その信号の差異をセンスアンプで比較判定する。したがって別途参照電位を生成する必要は無い。
これらも強誘電体キャパシタの分極方向で2値を記憶し、ワード線およびプレート線によってメモリセル選択を行う点において、上記した強誘電体メモリと同様であり、その変形とみなすことができる。
ステップ<1>:
ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す。
ステップ<2>:
カラムアドレスからセンスアンプを選択してデータの入出力を行う。
ステップ<3>:
センスアンプからメモリセルにデータの再書き込みを行う。
外部から入力され、アドレスレジスタ22に格納されたアドレスのうち、ロウアドレスがロウデコーダ21に入力され、メモリセルアレイ23からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された16ワード(256ビット)分のメモリセルのデータが、センスアンプ群24で確定されて、ラッチされる。
アドレスレジスタ22に格納されたアドレスのうち、カラムアドレスが、カラムセレクタ25に入力され、センスアンプ群24の中から対応する1ワード(16ビット)のセンスアンプが選択される。
読み出しの際はI/Oバッファ26を介してセンスアンプのデータが出力され、書き込みの際はI/Oバッファ26を介してセンスアンプのデータが、外部から入力されたデータに更新される。
センスアンプ群24のデータが、ステップ<1>で選択された読み出し元のメモリセルに書き戻される。
その場合、上記ステップ<2>の工程内に、データの復号化と符号化をシリアルに実施する必要がある。したがって、ステップ<2>の所要時間はさらに長くなる。
なお、ステップ<1>およびステップ<3>の動作は図3の場合と同様である。
外部から入力され、アドレスレジスタ22に格納されたアドレスのうち、ロウアドレスがロウデコーダ21に入力され、メモリセルアレイ23からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された16ワード(256ビット+42ビット)分のメモリセルのデータが、センスアンプ群24で確定されて、ラッチされる。
アドレスレジスタ22に格納されたアドレスのうち、カラムアドレスの上位ビットが、カラムセレクタ25に入力されてデコードされ、センスアンプ群24の中から対応する2ワード分(32+6ビット)のセンスアンプが選択される。
それらのデータはECCデコーダ29で復号化され、エラー訂正が施された後にI/Oレジスタ28にラッチされる。さらに、カラムアドレスの下位ビットがカラムセレクタ27に入力され、レジスタ28から1ワード(16ビット)が選択される。
読み出しの際はその値がI/Oバッファ26を介して出力される。
一方、書き込みの際はその値が書き換えられ、さらにECCエンコーダ30で符号化されて、センスアンプ群24の元の場所に書き戻される。
センスアンプ群24のデータが、ステップ<1>で選択された読み出し元のメモリセルに書き戻される。
しかし、近年半導体メモリに対しては、ランダムアクセスのみならず、連続したデータ群を扱う際の転送能力が重視される傾向がある。
たとえば、MPU内部にキャッシュメモリを持つシステムでは、システムメモリにおけるデータはそのライン単位でアクセスされる。
この場合、たとえば256ビット(32バイト)の連続したデータがまとめてアクセスされることになり、1ワードが16ビットの場合、連続した16ワードを如何に高速に転送するかが重要となる。
しかし、それらはアクセス性能が不十分であるにもかかわらず、突然の抜き取りに伴う電源瞬断を考慮して、内部にキャッシュを持っていない。このような問題は、突然コンセントを引き抜かれるデジタル家電においても同様である。
高速でかつ不揮発性である強誘電体メモリは、そのようなファイルストレージのキャッシュメモリとして有望である。
すなわち、各ワードをアクセスするたびに、以下の各ステップを実施する必要があり、1ワードの転送には70〜80ナノ秒を要していた。
ステップ<1>:
ロウアドレスからワード線およびプレート線を選択し、メモリセルデータをセンスアンプに読み出す。
ステップ<2>:
カラムアドレスからセンスアンプを選択してデータの入出力を行う。
ステップ<3>:
センスアンプからメモリセルにデータの再書き込みを行う。
すなわち、強誘電体メモリはDRAMと類似したセルアレイ構造を有しており、そのロウアドレスに従ってワード線およびプレート線が選択されると、複数ワードのデータが一括してセンスアップに読み出される。他の不揮発性メモリと異なり、メモリセルアクセス時に貫通電流が流れないので、この際ピーク電流を気にすることなく、数十またはそれ以上のワードデータに同等するメモリセルを並列、一括でアクセスし、センスアンプに読み出す、またはセンスアンプから書き込むことが可能である。すなわち原理的に第1ステップは多数ワードの転送に対して一回でよい。
さらに、第2ステップについては、センスアンプに読み出された複数ワードをいちいち外部からのアドレス入力を待って選択するのではなく、内部カウンタで発生させたアドレスで自動選択することで、内部を複数のパイプラインステージに分割できる。すなわち第2ステップをパイプラインステージに分割して繰り返し実行することでそのサイクル自体も短縮できる。それによって連続データを高速に転送することが可能になる。
また、さらにECCによるエラー訂正処理を追加した場合にも、連続したカラムアドレスに対してデータを入出力する仕様であれば、ワードごとに復号化や符号化を実施する必要は無い。
さらに、第3ステップについては、SRAMやDRAMのバーストモードのように転送サイクルごとにメモリセルに書き込みを行うのはやめ、センスアンプに蓄積された複数ワードのデータを、第1ステップ時と同様に一括でメモリセルに書き込めばよい。
またこのような強誘電体メモリをキャッシュメモリとして使用することにより、高速で電源瞬断にも強いファイルストレージを実現することが可能である。
また、たとえばこのような強誘電体メモリをモバイル機器のシステムメモリに使用し、かつキャッシュを内蔵したCPUを搭載すれば、高い計算能力を維持しつつ、不使用時のメモリ内容維持に消費電力を必要とせず、バッテリ寿命を長くできる。
本実施形態においては、第1ステップ<11>で読み出された複数ワードのデータを、第2ステップ<12>において内部のアドレスカウンタ43を用いて、連続して一括転送する機構が備えられている。また、第3ステップ<13>も、複数ワードの転送終了後の後処理として一回実施するのみで良い。
外部から入力され、アドレスレジスタ42に格納されたアドレスのうち、ロウアドレスがロウデコーダ41に入力され、メモリセルアレイ44からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された16ワード(256ビット)分のメモリセルのデータが、センスアンプ群45で確定されて、ラッチされる。
センスアンプ群45に記憶された16ワード(256ビット)のデータは以下のように連続アクセスされる。
まず、アドレスレジスタ42に格納されたアドレスのうち、カラムアドレスが4ビットの内部のアドレスカウンタ43に入力され、カウンタは同値にセットされる。さらにその出力に従って、センスアンプ群45の中から対応する1ワード(16ビット)のセンスアンプが選択される。
読み出しの場合、この時点で選択ワードのセンスアンプに格納されたデータが、I/Oレジスタ48の直前まで到達した状態となる。
生成されたカラムアドレスがカラムセレクタ46に入力されてデコードされ、センスアンプ群45の中から次の1ワード(16ビット)が選択される。対応するセンスアンプに格納されたデータ、I/Oレジスタ48の直前まで到達した状態となる。
このとき、上記第2ステップは以下の二つのステージに分割され、パイプライン化されて並列実行されている。
内部アドレスカウンタ43をインクリメントし、発生したカラムアドレスに従って、センスアンプ群45からワードデータを選択する。
第2ステージSTG2:
I/Oレジスタ48にワードデータをラッチし、I/Oバッファ47を介して外部に出力する。
センスアンプ群45に記憶された16ワード(256ビット)のデータが、対応するメモリセルに一括で書き戻される。
一方、第2ステップ<12>では、センスアンプ群45に記憶された16ワード(256ビット)への連続書き込みが、以下のように1ステージ(ワンステージ)で実施される。
したがって、第2ステップ<12>の処理で連続アクセスを実施している間に停電等何らかのトラブルで電源が落ちると、センスアンプ内のデータも消滅して、選択セルのデータは回復不可能となってしまう。これは不揮発性メモリとしては不都合である。
したがって、少なくとも第2ステップ<12>の処理を実施している最中には電源レベルをモニタし、電源レベルの低下を検知したら第2ステップ<12>の処理を中断し、ただちに第3ステップ<13>の処理を実施する保護機能を備えるのが望ましい。
ここではデータの入出力時に32ビット(2ワード)単位でエラー訂正処理を施しながら、高速なデータ転送を実施する。
すなわち、本第2の実施形態においては、第1ステップ<21>の処理で読み出された複数ワードのデータを、第2ステップ<22>の処理において内部のアドレスカウンタ43を用いて、連続して一括転送する。その後、第3ステップ<23>の処理を、複数ワードの転送終了後の後処理として一回のみ実施する。
外部から入力され、アドレスレジスタ42に格納されたアドレスのうち、ロウアドレスがロウデコーダ41に入力され、メモリセルアレイ44からワード線およびプレート線を選択する。
前述のごとくこの組み合わせから選択され、読み出された16ワード(256ビット+42ビット)分のメモリセルのデータが、センスアンプ群45で確定されて、ラッチされる。
センスアンプ群45に記憶された16ワード(256ビット)のデータは以下のように連続アクセスされる。
まずアドレスレジスタ42に格納されたアドレスのうち、カラムアドレスが4ビットの内部アドレスカウンタ43Aに入力され、アドレスカウンタ43Aは同値にセットされる。
アドレスカウンタ43Aの出力値のうち、上位ビットが、カラムセレクタ46Aに入力されてデコードされ、センスアンプ群45の中から対応する2ワード分(32+6ビット)のセンスアンプが選択される。
そして、再度ECCエンコーダ(符号化回路)51による符号化処理を経て、センスアンプ群45に書き戻される。
すなわち、上記2ワードを出力するサイクルにおいて、センスアンプ群45に対する読み出しと書き込みが一回ずつ実施されることになる。
その後、外部から転送クロックが入力されると、それらは出力レジスタ53にラッチされ、I/Oバッファ47を介して外部に出力される。さらにそのクロックに同期して、同時にアドレスカウンタ43Aがインクリメントされ、マルチプレクサ55はもう片側のワードを選択する。
また、さらに同期並行して、読み出したワード対は入力レジスタ54にもラッチされる。それらはECCエンコーダ51で再度符号化され、そのままカラムセレクタ46Aを介してセンスアンプ群45に書き戻される。
すなわち、これらの動作は互いにパイプライン化され、高速に並列実行される。
センスアンプ群45からワード対を選択し、ワード対をレジスタ52にラッチし、ECC復号化処理を行う。
第2ステージSTG22:
ECC復号化後のワード対から出力するワード対を選択する。
第3ステージゲージSTG23:
出力レジスタ52にワードデータをラッチし、I/Oバッファ47を介してデータを出力する。
第4ステージSTG24:
入力レジスタ54にワード対をラッチし、ECC符号化処理を行った後、センスアンプ群45にワード対を書き戻す。
センスアンプ群45に記憶された16ワード(256ビット)のデータが、対応するメモリセルに一括で書き戻される。
さらに、第2ステップ<22>についても、図8に示したように、第1ステージSTG21の復号化処理および第4ステージSG24の符号化処理は、それぞれ2ワードの出力に対して1回ずつで良い。さらに内部をパイプライン化できるので、その実行サイクルは大幅に短縮が可能である。
このような効果を併せることで、本第2の実施形態の強誘電体メモリは、そのデータ転送能力が劇的に向上する。
アドレスカウンタ43Aの出力値のうち、上位ビットが、カラムセレクタ46Aに入力されてデコードされ、センスアンプ群45の中から対応する2ワード分(32+6ビット)のセンスアンプが選択される。上記2ワードのデータはただちにレジスタ52にラッチされ、ECCでコーダ50によるエラー訂正が実施される。
これらのワード対は、たとえば1ワードのみの書き込みで必要なデータ入力が完了し、そのまま第3ステージ<23>に移行する場合でも、2ワード単位での符号化が正常に実施できるよう用意されたデータである。
まずカラムセレクタ46Aにより対応する次の2ワード分(32+6ビット)のセンスアンプが選択され、そのデータはただちにレジスタ52にラッチされ、ECCデコーダ50によるエラー訂正が実施される。
それと並行して外部から入力された次のワードデータが入力レジスタ54の適切な箇所に格納される。
この書き込み転送処理は、三つのステージSTG31〜STG33を含む。
センスアンプ群45からワード対を選択し、ワード対をレジスタ523にラッチし、ECC復号化処理を行う。
第2ステージSTG32:
アドレスカウンタ43Aのカラムアドレスを基に、入力レジスタ54に処理のワードをラッチする。
第3ステージSTG33:
ECC符号化処理を行い、センスアンプ群45にワード対を書き戻す。
これによって、対をなす2ワードを揃うと、それらはECCエンコーダ51による符号化処理を経て、センスアンプ群45に書き戻される。
強誘電体メモリ(FeRAM)64は、アプリケーションプログラムやJAVA(登録商標)アプレット、システム設定やユーザーデータの一部を保存する。DRAMにより形成されるシステムメモリ63は主としてプログラムのワークエリアを提供する。
このような強誘電体メモリ(FeRAM)64は頻繁なプログラムの更新にも容易に対処でき、また高速に各プログラムを起動、実行できる。
ハードディスクドライブ66には、本発明の実施形態に係る強誘電体メモリ(FeRAM)40や40Aにより構成された強誘電体メモリ(FeRAM)67が、主記憶メディアたるハードディスク68のキャッシュとして内蔵されている。
外部からのデータアクセスに際してはこのキャッシュテーブルが参照され、アクセスされるべきアドレスに対応するデータがキャッシュ内にあれば、キャッシュ内のデータがアクセスされる。
したがって、HDDの信頼性は大幅に向上する。
フラッシュメモリ71からのデータ読み出しの際は各々のメモリチップからたとえば2kBずつに相当するデータ群が一括連続で読み出され、ECC回路72によってエラー訂正のための復号化が施されて、ページバッファ73に格納される。
フラッシュメモリ71へのデータ書き込みの際は、ページバッファ73のデータがECC回路72によって符号化され、パリティービットが付与された状態でNAND型フラッシュメモリ71に4チップ並列に書き込まれる。
このようにフラッシュメモリ71には、ページバッファ73を介してデータアクセスが実施される。
その際、制御回路75はユーザーから書き込まれたデータの少なくとも一部をキャッシュメモリ77内に保存する。
また、制御回路75は、保存されたデータに対応するアドレスの情報を、同じ強誘電体メモリ74内に構築したキャッシュテーブル78に保管する。
外部からのデータアクセスに際してはキャッシュテーブル78が参照され、アクセスされるべきアドレスに対応するデータがキャッシュメモリ77内にあれば、キャッシュメモリ内のデータがアクセスされる。
本実施形態の強誘電体メモリ74は、連続したワードデータを高速に転送できる機能を有しており、そのアクセスはフラッシュメモリより遥かに高速で、フラッシュメモリに特有の消去時間も必要としない。
これによって、フラッシュメモリ内の欠陥ブロックをスキップしたり、データの書き込み箇所の最適化が実行される。
さらに、キャッシュテーブルやアドレス変換テーブルも同メモリ内に保管されているため、再度電源を入れれば元の状態に容易に復帰できる。
したがって、高い信頼性を確保することが可能である。
Claims (10)
- ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第1電極が選択トランジスタに接続され、第2電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって2値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第1ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第2ステップと、
センスアンプのデータがメモリセル群に書き戻される第3ステップと、
により実施され、
上記第1ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第2ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
記憶装置。 - 上記データアクセス時の第2ステップにおいて、出力データに対してはエラー訂正のための復号化処理を、入力データに対しては符号化処理を施す機能を有する
請求項1記載の記憶装置。 - 上記内部カウンタは、連続したカラムアドレスを供給し、
上記第2ステップの内部が複数ステージに分割され、パイプライン化されて繰り返し実行されることにより、データが連続的に入力または出力転送される
請求項1記載の記憶装置。 - 出力レジスタを有し、
上記第2ステップにおいて、少なくとも、
上記内部カウンタが更新され、発生したカラムアドレスからセンスアンプが選択される第1ステージと、
選択された上記センスアンプのデータが上記出力レジスタにラッチされ、外部に出力される第2ステージとの処理がパイプライン化されている
請求項1記載の記憶装置。 - 上記第1ステージで、さらに選択された上記センスアンプのデータにエラー訂正のための復号化処理を施す機能を有する
請求項4記載の記憶装置。 - 入力レジスタを有し、
上記復号化されたデータが上記入力レジスタにラッチされ、再度符号化されて、センスアンプに書き戻される第3ステージを有し、
上記第1ステージで復号化されたデータに対して上記第2ステージと上記第3ステージの処理が並列に実行される
請求項5記載の記憶装置。 - 上記強誘電体メモリをキャッシュメモリとし、主記憶媒体としてハードディスクまたはフラッシュメモリを主記憶媒体とし、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第1電極が選択トランジスタに接続され、第2電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって2値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第1ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第2ステップと、
センスアンプのデータがメモリセル群に書き戻される第3ステップと、
により実施され、
上記第1ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第2ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
ファイル記憶装置。 - システムメモリと、
上記メモリシステムとデータの授受を行う処理ユニットと、を有し、
上記システムメモリは強誘電体メモリを含み、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第1電極が選択トランジスタに接続され、第2電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって2値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第1ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第2ステップと、
センスアンプのデータがメモリセル群に書き戻される第3ステップと、
により実施され、
上記第1ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第2ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
コンピュータシステム。 - 上記処理ユニットはキャッシュメモリを有し、上記強誘電体メモリは当該キャッシュメモリを介してアクセスされる
請求項8記載のコンピュータシステム。 - システムメモリと、
上記メモリシステムとシステムバスを介してデータの授受を行う処理ユニットと、
上記システムバスと、インターフェース回路を介して接続され、キャッシュメモリを含むファイル記憶装置と、を有し、
上記システムメモリおよび上記ファイル記憶装置のキャッシュメモリの少なくとも一方が強誘電体メモリを含み、
上記強誘電体メモリが、
ビット線に接続され、ワード線により選択駆動される選択トランジスタと、第1電極が選択トランジスタに接続され、第2電極がプレート線に接続された強誘電体キャパシタとを有し、強誘電体膜の分極状態によって2値を記憶する、複数のメモリセルを含む強誘電体メモリセルアレイと、
上記ビット線に接続され、カラムアドレスにより選択されるセンスアンプと、
カラムアドレスを発生可能な内部カウンタと、を有し、
データアクセスが、
ロウアドレスに従ってワード線およびプレート線を選択されたメモリセルから複数ワードのデータが読み出され、センスアンプに格納される第1ステップと、
カラムアドレスからセンスアンプが選択され、外部との間でデータの入出力が行われる第2ステップと、
センスアンプのデータがメモリセル群に書き戻される第3ステップと、
により実施され、
上記第1ステップで上記センスアンプに読み出されたワード群に対して、上記内部カウンタで発生させたカラムアドレスを用いて上記第2ステップを繰り返し実行することで、データを連続的に入力または出力転送する機能を有する
コンピュータシステム。
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