JP4582078B2 - メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 - Google Patents
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ニオンチップ等から構成される。ホストシステム4は、例えば、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置であってもよい。
2A、2B フラッシュメモリ
3 メモリコントローラ
20 誤り訂正符号生成器
30 誤り訂正器
Claims (6)
- ホストシステムから与えられる指示情報に応じて、複数個のフラッシュメモリに対する並行したアクセスを制御するメモリコントローラであって、
前記フラッシュメモリから読み出したデータに含まれる誤りの有無を判断する誤り検出手段と、
前記フラッシュメモリから読み出したデータに含まれる誤りを訂正する誤り訂正手段と、
前記誤り検出手段で誤りが含まれていると判断されたデータだけが、前記誤り訂正手段で誤り訂正が行われるように制御する制御手段とを備え、
前記誤り検出手段の個数が並行してアクセスされる前記フラッシュメモリの個数と同数であり、前記誤り訂正手段の個数が並行してアクセスされる前記フラッシュメモリの個数より少ないことを特徴とするメモリコントローラ。 - 前記誤り訂正手段には2個以上の前記誤り検出手段が割り当てられ、いずれかの前記誤り検出手段で誤りが含まれていると判断されたデータは、該誤り検出手段に割り当てられている前記誤り訂正手段で誤り訂正が行われることを特徴とする請求項1に記載のメモリコントローラ。
- 前記制御手段は、前記ホストシステムから読み出される順番が先のデータの誤り訂正が先に行われるように制御することを特徴とする請求項1又は2に記載のメモリコントローラ。
- 請求項1乃至3のいずれか1項記載のメモリコントローラと、
複数個のフラッシュメモリとを備えるフラッシュメモリシステム。 - ホストシステムから与えられる指示情報に応じて、複数個のフラッシュメモリに対する並行したアクセスを制御するフラッシュメモリの制御方法であって、
前記フラッシュメモリから読み出したデータに含まれる誤りの有無を判断する誤り検出ステップと、
前記フラッシュメモリから読み出したデータに含まれる誤りを訂正する誤り訂正ステップとを有し、
前記誤り検出ステップは、並行してアクセスされる前記フラッシュメモリから読み出したデータに対して並行して行われ、
前記誤り訂正ステップは、並行してアクセスされる前記フラッシュメモリから読み出したデータに対して予め設定された順番で行われることを特徴とするフラッシュメモリの制御方法。 - 前記順番は、前記ホストシステムから読み出される順番が先のデータの誤り訂正が先に行われるように設定されていることを特徴とする請求項5に記載のフラッシュメモリの制御方法。
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JPH0991206A (ja) * | 1995-09-27 | 1997-04-04 | Toshiba Corp | メモリ制御装置およびメモリ検査方法 |
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2006
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Patent Citations (4)
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