JPS62119800A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62119800A JPS62119800A JP60259973A JP25997385A JPS62119800A JP S62119800 A JPS62119800 A JP S62119800A JP 60259973 A JP60259973 A JP 60259973A JP 25997385 A JP25997385 A JP 25997385A JP S62119800 A JPS62119800 A JP S62119800A
- Authority
- JP
- Japan
- Prior art keywords
- information
- circuit
- syndrome
- wiring
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置、特に、出力情報の誤りを訂
正する誤り訂正回路を同一半導体チップ上に設けた半導
体記憶装置に関する。
正する誤り訂正回路を同一半導体チップ上に設けた半導
体記憶装置に関する。
半導体記憶゛装置１ｃあっ・Ｃは、従来から同一半導体
チップ上に搭載した誤り訂正回路によっ゛Ｃ出力情報の
誤りを訂正することが一般に行なわれ、例えば、特公昭
５８−１３９３９９号公報に記載されたような１ビット
誤り訂正符号（ハミング符号）を用いるものが知られて
いる。
チップ上に搭載した誤り訂正回路によっ゛Ｃ出力情報の
誤りを訂正することが一般に行なわれ、例えば、特公昭
５８−１３９３９９号公報に記載されたような１ビット
誤り訂正符号（ハミング符号）を用いるものが知られて
いる。
この種の半導体記憶装置は、第３図のブロック図に示す
ように１メモリセルαυを複数（図示は４）の情報ブロ
ックＱ２１と検査ブロック０とに分割するとともに、こ
れら各情報ブロックα２および検査ブロックＱ３１を配
線Ｉによって直接に、また、パリティ検査回路α５１を
介して誤ル訂正回路いに接続し、この誤り訂正回路αｅ
をマルチプレクサαηによって複数の出力バッファα碍
に接続したものである。α■は各情報ブロックα２およ
び検査ブロックαＪに設けられたセンスアンプである。
ように１メモリセルαυを複数（図示は４）の情報ブロ
ックＱ２１と検査ブロック０とに分割するとともに、こ
れら各情報ブロックα２および検査ブロックＱ３１を配
線Ｉによって直接に、また、パリティ検査回路α５１を
介して誤ル訂正回路いに接続し、この誤り訂正回路αｅ
をマルチプレクサαηによって複数の出力バッファα碍
に接続したものである。α■は各情報ブロックα２およ
び検査ブロックαＪに設けられたセンスアンプである。
周知のように、パリティ検査回路（Ｉ！９は、検査ブロ
ックαＪの出力情報（以下、検査ビットと称す）を基に
誤りを表示する符号系であるハミング符号をｍｂ訂正回
路へ出力し、誤り訂正回路ａｅがハミング符号によって
情報ブロックαりの出力情報（以下、情報ビットと称す
）の誤りを訂正する。
ックαＪの出力情報（以下、検査ビットと称す）を基に
誤りを表示する符号系であるハミング符号をｍｂ訂正回
路へ出力し、誤り訂正回路ａｅがハミング符号によって
情報ブロックαりの出力情報（以下、情報ビットと称す
）の誤りを訂正する。
ところで、ハミング符号は、ｋビットの情報ビットとｍ
ビットの検査ビットとから構成されるｎ（ｎ＝に＋ｍ）
ビットの符号でｎビット中の１ビツトの誤９を訂正する
規則性を有するが、上記情報ビットのビット数（ｋ）と
検査ビットのビット数（ホ）とけ下記不等式（１）を充
足するように定められる。
ビットの検査ビットとから構成されるｎ（ｎ＝に＋ｍ）
ビットの符号でｎビット中の１ビツトの誤９を訂正する
規則性を有するが、上記情報ビットのビット数（ｋ）と
検査ビットのビット数（ホ）とけ下記不等式（１）を充
足するように定められる。
２ ｍ ） ｋ ＋ １ ・・・・・・・・・・・
・・・・・・・ （１）すなわち、ハミング符号は、例
えば、各ビット長さ＋に＋（ホ）（ｎ）が下表Ａのよう
に設定される。
・・・・・・・ （１）すなわち、ハミング符号は、例
えば、各ビット長さ＋に＋（ホ）（ｎ）が下表Ａのよう
に設定される。
表Ａ：ハミング符号のビット長さ
上表Ａから明らかなように１情報ビツト長＋ｋ）を大き
くすると付加すべき検査ビット（ホ）の量（（検査ビッ
ト）×（ワード数））を少くなくできるため、一般の半
導体記憶装置にあっては、情報ビット長（ｋｌを大きく
して必要チップ面積を小さくシ、その歩留りの向上を図
っている。
くすると付加すべき検査ビット（ホ）の量（（検査ビッ
ト）×（ワード数））を少くなくできるため、一般の半
導体記憶装置にあっては、情報ビット長（ｋｌを大きく
して必要チップ面積を小さくシ、その歩留りの向上を図
っている。
〔この発明が解決しようとする問題点〕しかしながら、
このような従来の半導体記憶装置にあっては、各情報ブ
ロックα２から誤り訂正回路翰へ配索される配線Ｉが錯
綜して長大になるため、この配線Ｉの浮遊容量が増大し
て処理速度が低下し、また、パリティ検査回路ａ！９に
ｎビットの情報伝達能力を有する配線（以下、ｎビット
配線）αルを集中的に配索しなけれはならないため、上
述した検査ビットの量の減少による効果が減殺されて必
要チップ面積が増大しさらにメモリセル等の配置が大き
く制約されて位置決定の自由度が小さくなるという問題
点があった。
このような従来の半導体記憶装置にあっては、各情報ブ
ロックα２から誤り訂正回路翰へ配索される配線Ｉが錯
綜して長大になるため、この配線Ｉの浮遊容量が増大し
て処理速度が低下し、また、パリティ検査回路ａ！９に
ｎビットの情報伝達能力を有する配線（以下、ｎビット
配線）αルを集中的に配索しなけれはならないため、上
述した検査ビットの量の減少による効果が減殺されて必
要チップ面積が増大しさらにメモリセル等の配置が大き
く制約されて位置決定の自由度が小さくなるという問題
点があった。
具体例を挙げて説明すれば、第４図の回路図に示すよう
に、例えば、符号長（ｎ）が２１ビツトで情報ビット長
（ｋ）が１６ビツトに設定された半導体記憶装置は、メ
モリセルａυから延出する配線Ｉが２１本と多数になる
ため、この２１本の配線α→の配索に大きな面積が必要
となり、また、他のパリティ検査回路α９のゲート等の
配設位置を制約してその自由度が小さくなるという問題
点があった。なお、第４図においては、第３図と対応す
る部分には同一の符号を付く、その説明を省略する。
に、例えば、符号長（ｎ）が２１ビツトで情報ビット長
（ｋ）が１６ビツトに設定された半導体記憶装置は、メ
モリセルａυから延出する配線Ｉが２１本と多数になる
ため、この２１本の配線α→の配索に大きな面積が必要
となり、また、他のパリティ検査回路α９のゲート等の
配設位置を制約してその自由度が小さくなるという問題
点があった。なお、第４図においては、第３図と対応す
る部分には同一の符号を付く、その説明を省略する。
この発明にかかる半導体記憶装置は、上記問題点を解決
することを目的としてなされたもので、メモリセルを複
数の情報ブロックと検査ブロックとに分割して、各情報
ブロックにそれぞれ個別に出力情報の検査の前段処理を
行う検査回路と出力情報の娯シを検知情報に基づい′〔
訂正する誤り訂正回路を設けるとともに、検査ブロック
、各検査回路および各誤り訂正回路の間をシンドローム
出力線で接続し、このシンドローム出力線によって、各
検査回路の出力情報を統合し°Ｃ検査ブロックの出力情
報を基に検査の後段処理を行なわせ検知情報を生成する
とともに、この検知情報を各誤り訂正回路へ分配して伝
達させるよう構成したことを要旨とし”Ｃいる。
することを目的としてなされたもので、メモリセルを複
数の情報ブロックと検査ブロックとに分割して、各情報
ブロックにそれぞれ個別に出力情報の検査の前段処理を
行う検査回路と出力情報の娯シを検知情報に基づい′〔
訂正する誤り訂正回路を設けるとともに、検査ブロック
、各検査回路および各誤り訂正回路の間をシンドローム
出力線で接続し、このシンドローム出力線によって、各
検査回路の出力情報を統合し°Ｃ検査ブロックの出力情
報を基に検査の後段処理を行なわせ検知情報を生成する
とともに、この検知情報を各誤り訂正回路へ分配して伝
達させるよう構成したことを要旨とし”Ｃいる。
この発明にかかる半導体記憶装置によれば、誤りの検査
を各検査回路およびシンドローム出力線で行い、生成さ
れた検知情報（以下、シンドロームと称す）（Ｓ）をシ
ンドローム出力線によって各誤り訂正回路へ分配する。
を各検査回路およびシンドローム出力線で行い、生成さ
れた検知情報（以下、シンドロームと称す）（Ｓ）をシ
ンドローム出力線によって各誤り訂正回路へ分配する。
すなわち、各検査回路が分割した情報ブロックにかかる
パリティ部分行列（Ｈｉ）、同一の分割による符号ベク
トル（［）ｉ）およびエラーベクトル（Ｅｉ）によって
表わされる。次式（２）に示すような分割シンドローム
（Ｓｉ）を出力し、シンドローム出力線が分割シンドロ
ーうなシンドローム（Ｓ）を生成する。
パリティ部分行列（Ｈｉ）、同一の分割による符号ベク
トル（［）ｉ）およびエラーベクトル（Ｅｉ）によって
表わされる。次式（２）に示すような分割シンドローム
（Ｓｉ）を出力し、シンドローム出力線が分割シンドロ
ーうなシンドローム（Ｓ）を生成する。
５ｉ＝Ｈｉ ｅ （Ｄｉ＋Ｅｉ ） ・・・・・・・
・・・・・（２）ただし、１≦ｉ≦ｊ、」；分割数 ＝Ｈ−Ｅ＝ｉ：Ｓ・・・・・・（３） 上式（３）から明らかなように、シンドローム（Ｓ）は
符号長（ｎ）から情報ビット長（ｋ）を減じた値（ｎ−
ｋ）の次元を有する。したがつ°〔、シンドローム出力
線は２つの（ｎ−ｋ）ビット配線から構成することがで
き、その配線数を削減して必要チップ面積を小さくシ、
また、配線の集中化を防げる。
・・・・・（２）ただし、１≦ｉ≦ｊ、」；分割数 ＝Ｈ−Ｅ＝ｉ：Ｓ・・・・・・（３） 上式（３）から明らかなように、シンドローム（Ｓ）は
符号長（ｎ）から情報ビット長（ｋ）を減じた値（ｎ−
ｋ）の次元を有する。したがつ°〔、シンドローム出力
線は２つの（ｎ−ｋ）ビット配線から構成することがで
き、その配線数を削減して必要チップ面積を小さくシ、
また、配線の集中化を防げる。
すなわち、前述したｎビット配線によって接続する従来
のものと比較すると、下式（４）で算出されるように、
（ｋ−ｍ）ビットに相当する配線を省略することが可能
となる。
のものと比較すると、下式（４）で算出されるように、
（ｋ−ｍ）ビットに相当する配線を省略することが可能
となる。
ｎ−２１１（ｎ−ｋ ）＝２ ｋ−ｎ＝ｋ −ｍ ・
−−−−−−−−−・−（４）この結果、チップ必要面
積を小さくし”〔歩留りの向上を図ることができるよう
になるとともに、メモリセル等の配設位置決定の自由度
も大きくなシ、また、処理速度を高速化することが可能
となる。
−−−−−−−−−・−（４）この結果、チップ必要面
積を小さくし”〔歩留りの向上を図ることができるよう
になるとともに、メモリセル等の配設位置決定の自由度
も大きくなシ、また、処理速度を高速化することが可能
となる。
なお、上述した第（４）式から明らかなように、本願発
明は、比（ｋ／ｍ）すなわち情報ビット数（ｋ）が大き
い場合に特に有効な効果を発揮する。
明は、比（ｋ／ｍ）すなわち情報ビット数（ｋ）が大き
い場合に特に有効な効果を発揮する。
以下、この発明の実施例を図面に基づいて説明する。
第１図および第２図はこの発明Ｋかかる半導体記憶装置
の一実施例を示し、第１図がブロック図、第２図が回路
図である。なお、前述した第３図および第４図と同一の
部分には同一の符号を付して説明を省略する。
の一実施例を示し、第１図がブロック図、第２図が回路
図である。なお、前述した第３図および第４図と同一の
部分には同一の符号を付して説明を省略する。
第１図に示すように、各情報ブロックαａには、それぞ
れ個別にパリティ検査回路■と誤り訂正回路ＱＤとが設
けられている。各情報ブロックα２は、センスアンプ０
から配線Ｉを介して誤）訂正回路０υに接続されるとと
もに、また、パリティ検査回路■およびシンドロームバ
ス（出力ｍ＞（ハ）を介して誤り訂正回路Ｑｌ）に接続
されている。シンドロームバス７ｔは、各パリティ検査
回路（至）および検査ブロック０が順次統合するように
接続し、また、各誤り訂正（２１１に順次分岐して接続
している。前述のように、パリティ検査回路１２０はそ
れぞれの情報ブロックＯ３について分割シンドローム（
Ｓｉ）を出力すなわち検査の前段処理を行い、また、シ
ンドロームバス（２２は、各分割シンドローム（５ｉ）
を合成し゛Ｃシンドローム（Ｓ）を生成すなわち検査の
後段処理を行い、これを各誤り訂正回路Ｑυへ出力する
。誤り訂正回路Ｑυは入力するシンドローム（５）を基
に情報ブロックα２の出力情報の誤りを訂正し、この誤
り訂正回路Ｃ！υによって訂正された情報がマルチプレ
クサ面を経て選択された出力バッファ＜ｔＳから出力さ
れる。なお、（２２ａ）はシンドロームバス（社）内の
パリティ検査回路を表す。
れ個別にパリティ検査回路■と誤り訂正回路ＱＤとが設
けられている。各情報ブロックα２は、センスアンプ０
から配線Ｉを介して誤）訂正回路０υに接続されるとと
もに、また、パリティ検査回路■およびシンドロームバ
ス（出力ｍ＞（ハ）を介して誤り訂正回路Ｑｌ）に接続
されている。シンドロームバス７ｔは、各パリティ検査
回路（至）および検査ブロック０が順次統合するように
接続し、また、各誤り訂正（２１１に順次分岐して接続
している。前述のように、パリティ検査回路１２０はそ
れぞれの情報ブロックＯ３について分割シンドローム（
Ｓｉ）を出力すなわち検査の前段処理を行い、また、シ
ンドロームバス（２２は、各分割シンドローム（５ｉ）
を合成し゛Ｃシンドローム（Ｓ）を生成すなわち検査の
後段処理を行い、これを各誤り訂正回路Ｑυへ出力する
。誤り訂正回路Ｑυは入力するシンドローム（５）を基
に情報ブロックα２の出力情報の誤りを訂正し、この誤
り訂正回路Ｃ！υによって訂正された情報がマルチプレ
クサ面を経て選択された出力バッファ＜ｔＳから出力さ
れる。なお、（２２ａ）はシンドロームバス（社）内の
パリティ検査回路を表す。
第１図から明らかなように、この半導体記憶装置は、シ
ンドロームバス（イ）が（ｎ−ｋ）ビット配線から構成
されるため、配線に必要なチップ面積を小さくすること
ができ、また、その配線の集中化を防止することができ
る。したがって、歩留りの向上を図ることができるよう
になるとともＫ。
ンドロームバス（イ）が（ｎ−ｋ）ビット配線から構成
されるため、配線に必要なチップ面積を小さくすること
ができ、また、その配線の集中化を防止することができ
る。したがって、歩留りの向上を図ることができるよう
になるとともＫ。
メモリセル等の配設位置決定の自由度も大きくな９、ま
た、高速読み出しが可能となる。
た、高速読み出しが可能となる。
よシ具体的に説明すれば、第２図に示すように、符号長
（ｎｌが２１ビツトで情報ビット長（ｋ）が１６ビツト
に設定された本願発明にかかる半導体記憶装置にあって
は、パリティ行列（Ｈ）が下式（５）で表わされるため
、シンドロームバスＩ’２’３カＩＯ本（５本×２）の
配線から構成される。すなわち、前述した同一条件の第
４図に示したものと比較すると、本願発明Ｋかかる半導
体記憶装置は、同一条件の下で１１本の配線を省略する
ことができ、その効果は明らかである。
（ｎｌが２１ビツトで情報ビット長（ｋ）が１６ビツト
に設定された本願発明にかかる半導体記憶装置にあって
は、パリティ行列（Ｈ）が下式（５）で表わされるため
、シンドロームバスＩ’２’３カＩＯ本（５本×２）の
配線から構成される。すなわち、前述した同一条件の第
４図に示したものと比較すると、本願発明Ｋかかる半導
体記憶装置は、同一条件の下で１１本の配線を省略する
ことができ、その効果は明らかである。
・・・・・・・・・ｆ５）
なお、第２図において、第１図と対応する部分には同一
の番号を付し、その構成素子の説明は省略し゛〔いる。
の番号を付し、その構成素子の説明は省略し゛〔いる。
以上説明してきたように、この発明にかかる半導体記憶
装置によれば、メモリセルを分割スるのと同様に検査回
路および誤〕訂正回路を分割して各検査回路を誤）訂正
回路へシンドローム出力線で接続し、各検査回路および
シンドローム出力線によって誤りの検査を行なわせ、ま
た、各誤り訂正回路によって誤りを訂正するため、配線
の削減と短縮化が可能となり、必要チップ面積を小さく
して歩留シを向上させることができるようになるととも
に、メモリセル等の配設位置が制約されることも無くな
り、さらに、浮遊容量による影響を低減させて読み出し
動作を高速化することができる０
装置によれば、メモリセルを分割スるのと同様に検査回
路および誤〕訂正回路を分割して各検査回路を誤）訂正
回路へシンドローム出力線で接続し、各検査回路および
シンドローム出力線によって誤りの検査を行なわせ、ま
た、各誤り訂正回路によって誤りを訂正するため、配線
の削減と短縮化が可能となり、必要チップ面積を小さく
して歩留シを向上させることができるようになるととも
に、メモリセル等の配設位置が制約されることも無くな
り、さらに、浮遊容量による影響を低減させて読み出し
動作を高速化することができる０
第１図および第２図はこの発明にかかる半導体記憶装置
の一実施例を示し、第１図がブロック図、第２図が回路
図である。第３図および第４図は従来の半導体記憶装置
を示し、第３図がブロック図、第４図が回路図である。 １１・・・・・・メモリセル、１２・・・・・・情報ブ
ロック、１３・・・・・・検査ブロックｓ ２０ ＋
２２ ａ・川・・パリティ検査回路、２１・・・・・
・誤り訂正回路、２２・・・・・・シンドロームバス（
出力線）。 代理人 弁理士 内 原 晋 ・（２，−・
１１．ｊＩ 第１ 図 ｊＩ・−一メモソゼル １２−−−・１号ｉ車（ｉロッ７ 〕７・−・、マＩＬ−Ｓ−７’ｌクサ １８゛−・、出カバ；ｆヶ ！デ − セミシスア；フ゛
の一実施例を示し、第１図がブロック図、第２図が回路
図である。第３図および第４図は従来の半導体記憶装置
を示し、第３図がブロック図、第４図が回路図である。 １１・・・・・・メモリセル、１２・・・・・・情報ブ
ロック、１３・・・・・・検査ブロックｓ ２０ ＋
２２ ａ・川・・パリティ検査回路、２１・・・・・
・誤り訂正回路、２２・・・・・・シンドロームバス（
出力線）。 代理人 弁理士 内 原 晋 ・（２，−・
１１．ｊＩ 第１ 図 ｊＩ・−一メモソゼル １２−−−・１号ｉ車（ｉロッ７ 〕７・−・、マＩＬ−Ｓ−７’ｌクサ １８゛−・、出カバ；ｆヶ ！デ − セミシスア；フ゛
Claims (1)
- メモリセルを複数の情報ブロックと検査ブロックとに分
割し、該検査ブロックの出力情報を基に各情報ブロック
の出力情報の誤りを検査して誤誤りの訂正を行う半導体
記憶装置において、前記各情報ブロックに、それぞれ個
別に、出力情報の検査の前段処理を行う検査回路および
出力情報の誤りを検知情報に基づいて訂正する誤り訂正
回路を設けるとともに、前記検査ブロック、前記各検査
回路および前記各誤り訂正回路の間をシンドローム出力
線で接続し、該シンドローム出力線によって、前記各検
査回路の出力情報を統合して前記検査ブロックの出力情
報を基に検査の後段処理を行い検知情報を生成するとと
もに、該検知情報を前記各誤り訂正回路へ分配して出力
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259973A JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259973A JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119800A true JPS62119800A (ja) | 1987-06-01 |
| JPH0785360B2 JPH0785360B2 (ja) | 1995-09-13 |
Family
ID=17341498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259973A Expired - Lifetime JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785360B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01182999A (ja) * | 1988-01-13 | 1989-07-20 | Hitachi Ltd | 半導体メモリ |
| US7366971B2 (en) | 2004-12-21 | 2008-04-29 | Fujitsu Limited | Semiconductor memory having sub-party cell array error correction |
| JP2008102693A (ja) * | 2006-10-18 | 2008-05-01 | Tdk Corp | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
-
1985
- 1985-11-19 JP JP60259973A patent/JPH0785360B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01182999A (ja) * | 1988-01-13 | 1989-07-20 | Hitachi Ltd | 半導体メモリ |
| US7366971B2 (en) | 2004-12-21 | 2008-04-29 | Fujitsu Limited | Semiconductor memory having sub-party cell array error correction |
| JP2008102693A (ja) * | 2006-10-18 | 2008-05-01 | Tdk Corp | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
| JP4582078B2 (ja) * | 2006-10-18 | 2010-11-17 | Ｔｄｋ株式会社 | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0785360B2 (ja) | 1995-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7242208B2 (en) | System and method for testing one or more dies on a semiconductor wafer | |
| US6938193B1 (en) | ECC circuit-containing semiconductor memory device and method of testing the same | |
| US7468923B2 (en) | Semiconductor integrated circuit | |
| US8046663B2 (en) | Semiconductor memory device and method for driving the same | |
| US6374381B1 (en) | Semiconductor memory device, and method of checking the semiconductor device and method of using the same | |
| US6847576B2 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| KR100331911B1 (ko) | 반도체 기억 장치 | |
| US7852685B2 (en) | Semiconductor memory device | |
| JPS62119800A (ja) | 半導体記憶装置 | |
| JPS62214599A (ja) | 半導体記憶装置 | |
| US20180359055A1 (en) | Transfer device | |
| US10401419B2 (en) | Failure detection circuit, failure detection system and failure detection method | |
| US20060095826A1 (en) | Semiconductor memory chip, semiconductor memory module and method for transmitting write data to semiconductor memory chips | |
| JP2008084472A (ja) | 半導体装置 | |
| US6990617B2 (en) | Semiconductor memory device and test method of the same | |
| JP4278360B2 (ja) | マルチチップパッケージｌｓｉのテスト回路 | |
| JPH07200419A (ja) | バスインタフェース装置 | |
| US20240171309A1 (en) | Data transmission apparatus and method of cross-domain data transmission | |
| JPH07129477A (ja) | エラー検出訂正装置 | |
| US11933846B2 (en) | Memory tester and test method that uses memory tester | |
| US20230259417A1 (en) | Processing circuit | |
| JP2010113741A (ja) | 半導体記憶装置、および、パリティビット発生回路の故障検出方法 | |
| JP3169868B2 (ja) | エラー訂正機能内蔵プログラマブルリードオンリーメモリ | |
| JP2020145633A (ja) | 画像処理装置 | |
| JP2003347413A (ja) | 半導体装置 |