JP2008084472A - 半導体装置 - Google Patents
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Abstract
【解決手段】SRAM11の端子DOから出力される8ビットの読み出しデータRDを、4ビットずつに分離し、それぞれセレクタ14a,14bと3ステートの出力バッファ15a、15bを介してデータ出力端子4a,4bに接続する。出力バッファ15a、16bは、通常動作時には、ボンディング設定された設定信号SETとアドレス信号ADRの最上位ビットMSBの一致検出で得られた一致検出信号DETで制御され、テスト動作時には、この設定信号SETをデコードした信号で制御するように構成する。テスト動作時にメモリチップMC1,MC2の各論理回路12のスキャンチェーンから出力される信号SOは、それぞれのデータ出力端子4a,4bから同時に出力される。
【選択図】図1
Description
この半導体装置は、同一構成のメモリチップMC1,MC2を共通のパッケージ内に内蔵することによりメモリチップの2倍の記憶容量を有するメモリを構成するもので、このパッケージには外部接続用のクロック入力端子1、4ビット分のデータ入力端子2、動作モード設定端子3及びそれぞれ4ビット対応のデータ出力端子4a,4b等が設けられている。つまり、この実施例では、複数のメモリチップを共通のパッケージ内した半導体記憶装置を例としており、図1はパッケージ内のメモリチップ部分の回路図を示している。なお、図中において、データ入力端子2やデータ出力端子4a,4bは図面の簡略化のためにそれぞれ1つだけ示してあるが、前述のように、それぞれが4ビット分の端子(4つの端子)を有するものである。
動作モード設定端子3に与えられるモード信号MODによって通常動作モードが指定されるので、各メモリチップMC1,MC2のセレクタ14a,14b,16a,16bは、すべて第1入力側に切り替えられる。
動作モード設定端子3に与えられるモード信号MODによってテスト動作モードが指定されるので、各メモリチップMC1,MC2のセレクタ14a,14b,16a,16bは、すべて第2入力側に切り替えられる。また、論理回路12も、テスト動作モードに切り替えられる。
通常動作モードでは、データ入力端子2に与えられたデータSIは、各メモリチップMCB1〜MCB4の論理回路12に入力され、このデータSIに基づいて発生されたアドレス信号ADRの上位2ビットが一致検出回路13で設定信号SETと比較される。ここで、メモリチップMCB1の一致検出回路13で一致が検出されて一致検出信号DETが“H”になると、他のメモリチップMCB2〜MCB4の一致検出信号DETは“L”となる。
(a) 並列に搭載するメモリチップMCの数は2個または4個に限定されず、更に多数のメモリチップを搭載することができる。その場合、各メモリチップの記憶領域を設定するためのアドレス設定パッド25の数を、搭載するメモリチップの数に応じて増加させる必要がある。また、各図では複数のメモリチップMCからなる半導体記憶装置を例として説明したが、複数のメモリチップMCとともにCPUチップ等を同じパッケージ内に設けたシステムLSIとしての半導体装置においても、複数のメモリチップMCに対するテストとして本発明は適用することができる。また、メモリチップに限らず、本発明の主旨を逸脱するものでなければ、他の機能からなるICチップに本発明を適用してもよい。
(b) 記憶回路としてSRAMを使用した場合を例示したが、記憶回路の種類はSRAMに限定されず、どのような種類の記憶回路に対しても同様に適用可能である。
(c) メモリチップMCの書き込みデータWDや読み出しデータRDのデータ幅は、8ビットに限定されない。
(d) 論理回路12のスキャンチェーンの数は、例示したもの(4本)に限定されない。
(e) 図2の半導体装置では、アドレス入力パッド26に与えられるアドレス信号の下位ビットを論理回路12Aで変換してSRAM11に与えているが、この論理回路12Aを介さずにSRAM11に直接与えるようにしても良い。
(f) 図3の論理ゲート18はANDゲートとしたが、他の論理ゲートで構成してもよい。例えば、各メモリチップMCB1〜MCB4の論理ゲート18をNORゲートとすれば、各メモリチップMCB内の出力バッファ15bのうち、メモリチップMCB4の出力バッファ15bが出力状態となり、メモリチップMCB4の論理回路12のテスト結果であるデータSOをデータ出力端子4bに与えるようにすることができる。このように、テスト動作モードにおいて、4つのメモリチップMCBからのデータSOのうち、データ出力端子4bに与えたいデータSOに合せて論理ゲート18を構成すればよい。
1 クロック入力端子
2 データ入力端子
3 動作モード設定端子
4 データ出力端子
6 アドレス入力端子
7 データ入力端子
8 制御端子
11 SRAM
12,12A 論理回路
13 一致検出回路
14,16 セレクタ
15 出力バッファ
17 インバータ
18 ゲート回路
20 排他的論理和回路
21 クロック入力パッド
22 データ入力パッド
23 動作モード設定パッド
24 データ出力パッド
25 アドレス設定パッド
26 アドレス入力パッド
27 データ入力バッド
31 比較入力パッド
32 比較出力パッド
Claims (4)
- 共通のパッケージ内に同一構成のメモリチップをN(但し、Nは2以上の整数)個搭載し、これらのメモリチップの外部接続用パッドを該基板の外部接続用端子に共通接続すると共に、アドレス設定用パッドをボンディングで固定設定した半導体装置において、
前記各メモリチップは、
前記外部接続用パッドであるクロック入力パッド、データ入力パッド、動作モード設定パッド及びN組のデータ出力パッドと、
選択信号が与えられたときに、アドレス信号で指定される記憶領域に読み書き制御信号に従って並列にデータの読み出しまたは書き込みを行う記憶回路と、
前記動作モード設定パッドに与えられるモード信号によって通常動作が指定されたときには、前記クロック入力パッドに与えられるクロック信号に同期して前記データ入力パッドに与えられるデータから前記アドレス信号及び前記読み書き制御信号と必要に応じて書き込み用のデータを抽出し、該モード信号によってテスト動作が指定されたときには、テスト用のスキャンチェーンを構成して該クロック信号に従って該データを転送する論理回路と、
前記アドレス信号の上位ビットと前記アドレス設定用パッドの信号を比較して一致したときに前記選択信号を出力する一致検出回路と、
前記モード信号によって通常動作が指定されたときには、前記記憶回路から並列に出力される読み出しデータを選択し、該モード信号によってテスト動作が指定されたときには、前記論理回路から出力される前記直列データを選択するN組の選択回路と、
前記N組の選択回路と対応する前記N組のデータ出力パッドとの間に設けられ、個別に与えられる出力制御信号に従って該データ出力パッドへのデータ出力を制御するN組の出力回路と、
前記モード信号によって通常動作が指定されたときには、前記選択信号を前記出力制御信号として前記N組の出力回路に与え、該モード信号によってテスト動作が指定されたときには、前記アドレス設定用パッドの信号をデコードして該N組の出力回路に該出力制御信号として与える出力制御回路とを、
備えたことを特徴とする半導体装置。 - 共通のパッケージ内に同一構成のメモリチップをN(但し、Nは2以上の整数)個搭載し、これらのメモリチップの外部接続用パッドを該基板の外部接続用端子に共通接続すると共に、アドレス設定用パッドをボンディングで固定設定した半導体装置において、
前記各メモリチップは、
前記外部接続用パッドであるクロック入力パッド、アドレス入力パッド、データ入力パッド、動作モード設定パッド及びN組のデータ出力パッドと、
選択信号が与えられたときに、アドレス信号で指定される記憶領域に読み書き制御信号に従って並列にデータの読み出しまたは書き込みを行う記憶回路と、
前記動作モード設定パッドに与えられるモード信号によって通常動作が指定されたときには、前記データ入力パッドに与えられる入力データを必要に応じて前記記憶回路に書き込み用のデータとして与え、該モード信号によってテスト動作が指定されたときには、テスト用のスキャンチェーンを構成して該クロック信号に従って該入力データを転送する論理回路と、
前記アドレス信号の上位ビットと前記アドレス設定用パッドの信号を比較して一致したときに前記選択信号を出力する一致検出回路と、
前記モード信号によって通常動作が指定されたときには、前記記憶回路から並列に出力される読み出しデータを選択し、該モード信号によってテスト動作が指定されたときには、前記論理回路から出力される前記データを選択するN組の選択回路と、
前記N組の選択回路と対応する前記N組のデータ出力パッドとの間に設けられ、個別に与えられる出力制御信号に従って該データ出力パッドへのデータ出力を制御するN組の出力回路と、
前記モード信号によって通常動作が指定されたときには、前記選択信号を前記出力制御信号として前記N組の出力回路に与え、該モード信号によってテスト動作が指定されたときには、前記アドレス設定用パッドの信号をデコードして該N組の出力回路に該出力制御信号として与える出力制御回路とを、
備えたことを特徴とする半導体装置。 - 前記メモリチップのいずれか1つは前記論理回路と前記出力回路の1つとの間に、該メモリチップの1つの該論理回路から出力されるデータと他のN−1個のメモリチップの論理回路から出力されるデータとの排他的論理和をとって該出力回路の1つに与える排他的論理和回路を設けたことを特徴とする請求項1または2記載の半導体装置。
- 前記メモリチップの1つは、前記出力回路の残りのものに内蔵する論理回路から出力されるデータを与えることを特徴とする請求項3記載の半導体装置。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116400199A (zh) * | 2023-06-05 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 芯片时钟毛刺故障注入交叉验证测试方法和装置 |
CN116400200A (zh) * | 2023-06-05 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 车规级安全芯片的电磁侧信道信息的交叉验证方法 |
CN116400205A (zh) * | 2023-06-07 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 芯片时钟网络延时交叉验证测试方法 |
CN116400202A (zh) * | 2023-06-07 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 一种芯片逻辑功能交叉验证测试方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61155874A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | 大規模集積回路の故障検出方法およびそのための装置 |
JP2000163997A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2001042008A (ja) * | 1999-07-30 | 2001-02-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
JP2001235524A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびそのテスト方法、ram/romテスト回路およびそのテスト方法 |
JP2004264057A (ja) * | 2003-02-12 | 2004-09-24 | Sharp Corp | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61155874A (ja) * | 1984-12-28 | 1986-07-15 | Toshiba Corp | 大規模集積回路の故障検出方法およびそのための装置 |
JP2000163997A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2001042008A (ja) * | 1999-07-30 | 2001-02-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
JP2001235524A (ja) * | 2000-02-22 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびそのテスト方法、ram/romテスト回路およびそのテスト方法 |
JP2004264057A (ja) * | 2003-02-12 | 2004-09-24 | Sharp Corp | バウンダリスキャンコントローラ、半導体装置、半導体装置の半導体回路チップ識別方法、半導体装置の半導体回路チップ制御方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116400199A (zh) * | 2023-06-05 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 芯片时钟毛刺故障注入交叉验证测试方法和装置 |
CN116400200A (zh) * | 2023-06-05 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 车规级安全芯片的电磁侧信道信息的交叉验证方法 |
CN116400200B (zh) * | 2023-06-05 | 2023-09-01 | 中国汽车技术研究中心有限公司 | 车规级安全芯片的电磁侧信道信息的交叉验证方法 |
CN116400199B (zh) * | 2023-06-05 | 2023-09-15 | 中国汽车技术研究中心有限公司 | 芯片时钟毛刺故障注入交叉验证测试方法和装置 |
CN116400205A (zh) * | 2023-06-07 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 芯片时钟网络延时交叉验证测试方法 |
CN116400202A (zh) * | 2023-06-07 | 2023-07-07 | 中国汽车技术研究中心有限公司 | 一种芯片逻辑功能交叉验证测试方法 |
CN116400202B (zh) * | 2023-06-07 | 2023-09-01 | 中国汽车技术研究中心有限公司 | 一种芯片逻辑功能交叉验证测试方法 |
CN116400205B (zh) * | 2023-06-07 | 2023-09-19 | 中国汽车技术研究中心有限公司 | 芯片时钟网络延时交叉验证测试方法 |
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