JP2001042008A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001042008A JP2001042008A JP11216775A JP21677599A JP2001042008A JP 2001042008 A JP2001042008 A JP 2001042008A JP 11216775 A JP11216775 A JP 11216775A JP 21677599 A JP21677599 A JP 21677599A JP 2001042008 A JP2001042008 A JP 2001042008A
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Abstract
(57)【要約】
【課題】 半導体集積回路において、マクロセルを動作
させることなく、論理回路のスキャンテストを行う。 【解決手段】 通常動作モードとスキャンテストモード
とでデータパスを切り換える複数のスキャンフリップフ
ロップＳＦＦ１〜ＳＦＦ６と、このスキャンフリップフ
ロップを用いたスキャンテスト対象の論理回路１６，１
７と、この論理回路１６，１７に接続され前記スキャン
テスト非対象のマクロセル１８と、マクロセル１８をバ
イパスするバイパス路１９，１９とを備え、スキャンテ
ストモード時に論理回路１６，１７のスキャンテストを
行う際、バイパス路１９，１９によりマクロセル１８を
バイパスすることにより、スキャンテストのためにわざ
わざ動作させる必要が無い。
させることなく、論理回路のスキャンテストを行う。 【解決手段】 通常動作モードとスキャンテストモード
とでデータパスを切り換える複数のスキャンフリップフ
ロップＳＦＦ１〜ＳＦＦ６と、このスキャンフリップフ
ロップを用いたスキャンテスト対象の論理回路１６，１
７と、この論理回路１６，１７に接続され前記スキャン
テスト非対象のマクロセル１８と、マクロセル１８をバ
イパスするバイパス路１９，１９とを備え、スキャンテ
ストモード時に論理回路１６，１７のスキャンテストを
行う際、バイパス路１９，１９によりマクロセル１８を
バイパスすることにより、スキャンテストのためにわざ
わざ動作させる必要が無い。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャンテスト機
能を備えた半導体集積回路に関する。
能を備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路の大規模化、複雑化に伴
って、半導体集積回路のテストが非常に困難になってき
ており、従来のような回路外部からの機能テストのみで
はテストベクトルの量が膨大なものとなり、テストベク
トルの発生時間の増加のみならず、量産時のＬＳＩテス
タ使用時間の著しい増加を招いている。尚、ここで言う
テストには、半導体集積回路の信頼性試験（初期不良を
取り除くバーンイン試験等）も含まれている。
って、半導体集積回路のテストが非常に困難になってき
ており、従来のような回路外部からの機能テストのみで
はテストベクトルの量が膨大なものとなり、テストベク
トルの発生時間の増加のみならず、量産時のＬＳＩテス
タ使用時間の著しい増加を招いている。尚、ここで言う
テストには、半導体集積回路の信頼性試験（初期不良を
取り除くバーンイン試験等）も含まれている。
【０００３】信頼性試験では、半導体集積回路の内部回
路を動作させる必要があり、ここでもテストパターンを
与えるために、ＬＳＩテスタを使用しなくてはならな
い。これらの問題は、製品コストに多大な影響を及ぼし
ており、より深刻な問題となりつつある。
路を動作させる必要があり、ここでもテストパターンを
与えるために、ＬＳＩテスタを使用しなくてはならな
い。これらの問題は、製品コストに多大な影響を及ぼし
ており、より深刻な問題となりつつある。
【０００４】これらの問題への有効な対策として、テス
ト容易化設計が盛んに用いられており、中でも短時間で
テストを済ませることができることから、スキャンテス
トと呼ばれる手法が用いられることが多い。
ト容易化設計が盛んに用いられており、中でも短時間で
テストを済ませることができることから、スキャンテス
トと呼ばれる手法が用いられることが多い。
【０００５】スキャンテストは、半導体集積回路内部の
フリップフロップにスキャン機能の付加を行ない、シリ
アルな接続経路を設け、スキャンモード時にはデータが
順次転送されるようにする（これをスキャン動作可能と
いう）ことにより、これらのフリップフロップを外部か
ら制御及び観測できるようにするテスト手法である。
フリップフロップにスキャン機能の付加を行ない、シリ
アルな接続経路を設け、スキャンモード時にはデータが
順次転送されるようにする（これをスキャン動作可能と
いう）ことにより、これらのフリップフロップを外部か
ら制御及び観測できるようにするテスト手法である。
【０００６】このスキャンテストにより、半導体集積回
路内のフリップフロップを疑似的な外部端子と見做すこ
とができ、その半導体集積回路はあたかも小規模なＬＳ
Ｉの集合であるように見做すことができる。一般に、テ
ストデータ生成の困難度（必要なＣＰＵコスト）は回路
規模の２乗〜３乗に比例するため、スキャンテストによ
り小規模に切り分けられたＬＳＩに対するテストデータ
の生成は飛躍的に容易となり、結果として半導体集積回
路全体のテストも容易になる。また、このスキャン化の
作業は、ルーチン化がしやすく、ＣＡＴ（Computer Aid
ed Testing）ツールを活用することにより容易に行なえ
ることもその特長である。
路内のフリップフロップを疑似的な外部端子と見做すこ
とができ、その半導体集積回路はあたかも小規模なＬＳ
Ｉの集合であるように見做すことができる。一般に、テ
ストデータ生成の困難度（必要なＣＰＵコスト）は回路
規模の２乗〜３乗に比例するため、スキャンテストによ
り小規模に切り分けられたＬＳＩに対するテストデータ
の生成は飛躍的に容易となり、結果として半導体集積回
路全体のテストも容易になる。また、このスキャン化の
作業は、ルーチン化がしやすく、ＣＡＴ（Computer Aid
ed Testing）ツールを活用することにより容易に行なえ
ることもその特長である。
【０００７】図９は、テスト対象の半導体集積回路に対
して、スキャンテストが用いられるブロック回路の概念
図である。
して、スキャンテストが用いられるブロック回路の概念
図である。
【０００８】スキャンテストでは、先ずスキャンイン機
能を利用して、ＶＬＳＩ外部入力端子ＥＸＩＮを介して
スキャンテスト部５０内の全てのスキャンフリップフロ
ップ５１の内部状態（これが１つのテストデータに相当
する）を設定した後、スキャンテスト対象の組合せ論理
回路５２を通常動作させて、その動作結果をスキャンフ
リップフロップ５１にＤ入力を介して取り込み、スキャ
ンアウト機能を利用して半導体集積回路外部の出力端子
ＥＸＯＵＴを介して回路外部に取り出して、期待値と比
較する。この一連の動作を、ＡＴＰＧ（Automatic Test
Pattern Generator）と呼ばれるＣＡＴツールによって
生成されたテストデータについて行うことにより、組合
せ論理回路５２がテストされることになる。
能を利用して、ＶＬＳＩ外部入力端子ＥＸＩＮを介して
スキャンテスト部５０内の全てのスキャンフリップフロ
ップ５１の内部状態（これが１つのテストデータに相当
する）を設定した後、スキャンテスト対象の組合せ論理
回路５２を通常動作させて、その動作結果をスキャンフ
リップフロップ５１にＤ入力を介して取り込み、スキャ
ンアウト機能を利用して半導体集積回路外部の出力端子
ＥＸＯＵＴを介して回路外部に取り出して、期待値と比
較する。この一連の動作を、ＡＴＰＧ（Automatic Test
Pattern Generator）と呼ばれるＣＡＴツールによって
生成されたテストデータについて行うことにより、組合
せ論理回路５２がテストされることになる。
【０００９】しかしながら、このスキャンテストも万能
ではなく、テストデータをシリアルに転送する必要上、
半導体集積回路内にメモリ回路（ＲＡＭ，ＲＯＭ）やＰ
ＬＡ等の大規模マクロセル５３が存在するときには、Ｌ
ＳＩテスタの使用時間が長くなり、設計ＴＡＴ（Turn A
round Time）が増大するため、このような場合には、Ｂ
ＩＳＴ（Build In Self Test）等のような別の手法を用
いる必要がある。尚、ＢＩＳＴとは、半導体集積回路の
内部にテストデータ生成器を持ち、そこから発生するテ
ストデータをテスト対象回路に与え、テスト結果を圧縮
するという動作を繰り返し、最終的にＢＩＳＴ対象回路
が正常かどうかの結果のみを、ＶＬＳＩ外部に出力する
テスト手法である。
ではなく、テストデータをシリアルに転送する必要上、
半導体集積回路内にメモリ回路（ＲＡＭ，ＲＯＭ）やＰ
ＬＡ等の大規模マクロセル５３が存在するときには、Ｌ
ＳＩテスタの使用時間が長くなり、設計ＴＡＴ（Turn A
round Time）が増大するため、このような場合には、Ｂ
ＩＳＴ（Build In Self Test）等のような別の手法を用
いる必要がある。尚、ＢＩＳＴとは、半導体集積回路の
内部にテストデータ生成器を持ち、そこから発生するテ
ストデータをテスト対象回路に与え、テスト結果を圧縮
するという動作を繰り返し、最終的にＢＩＳＴ対象回路
が正常かどうかの結果のみを、ＶＬＳＩ外部に出力する
テスト手法である。
【００１０】ところがこのような手法では、組合せ論理
回路５２とメモリ等のマクロセルとの境界部分、すなわ
ち、組合せ論理回路５２（５２ａ，５２ｂ）とマクロセ
ル５３とが互いに接続された部分において、組合せ論理
回路５２ａ，５２ｂにスキャンテストを行うことができ
ない問題が生じる。
回路５２とメモリ等のマクロセルとの境界部分、すなわ
ち、組合せ論理回路５２（５２ａ，５２ｂ）とマクロセ
ル５３とが互いに接続された部分において、組合せ論理
回路５２ａ，５２ｂにスキャンテストを行うことができ
ない問題が生じる。
【００１１】そこで、前記境界部分の組合せ論理回路５
２ａ，５２ｂを対象にテストを行う際に、このテストの
対象外であるＲＡＭの動作を伴う手法が、例えば、「IE
EE International Test Conference, pp.717-726, 199
8」に記載されている。これによれば、ＲＡＭをＢＩＳ
Ｔモードで一旦初期化してイネーブル状態に保ったまま
論理回路スキャンテストを行うことで、ＲＡＭと境界部
分の論理回路のテストを行う。
２ａ，５２ｂを対象にテストを行う際に、このテストの
対象外であるＲＡＭの動作を伴う手法が、例えば、「IE
EE International Test Conference, pp.717-726, 199
8」に記載されている。これによれば、ＲＡＭをＢＩＳ
Ｔモードで一旦初期化してイネーブル状態に保ったまま
論理回路スキャンテストを行うことで、ＲＡＭと境界部
分の論理回路のテストを行う。
【００１２】
【発明が解決しようとする課題】従来例のように、前記
境界部分の組合せ論理回路５２ａ，５２ｂを対象にテス
トを行う際に、該テストの対象外であるＲＡＭの動作を
伴う手法を用いると、以下のような問題が生じる。
境界部分の組合せ論理回路５２ａ，５２ｂを対象にテス
トを行う際に、該テストの対象外であるＲＡＭの動作を
伴う手法を用いると、以下のような問題が生じる。
【００１３】（１）組合せ論理回路５２とマクロセルで
あるＲＡＭ５３の出力とが互いに接続された部分に存在
する組合せ論理回路５２ｂのテストを行うためには、組
合せ論理回路５２ｂの入力にテストパターンを与える操
作が必要であるが、この操作のためにはテストパターン
をＲＡＭに書き込み、読み出す必要があり、そのぶんテ
ストパターンのステップ数が増大し、ＬＳＩテスタの使
用時間が長くなり、設計ＴＡＴが増大する。
あるＲＡＭ５３の出力とが互いに接続された部分に存在
する組合せ論理回路５２ｂのテストを行うためには、組
合せ論理回路５２ｂの入力にテストパターンを与える操
作が必要であるが、この操作のためにはテストパターン
をＲＡＭに書き込み、読み出す必要があり、そのぶんテ
ストパターンのステップ数が増大し、ＬＳＩテスタの使
用時間が長くなり、設計ＴＡＴが増大する。
【００１４】（２）組合せ論理回路５２とＲＡＭ５３の
データ入力とが互いに接続された部分に存在する組合せ
論理回路５２ａのテストを行うためには、組合せ論理回
路５２ａの出力がＲＡＭ５３に書き込まれ、この書き込
みデータがＲＡＭ５３から読み出され、該読み出しデー
タが組合せ論理回路５２ｂ，５２を介してスキャンフリ
ップフロップ５１に反映される必要があり、そのぶんテ
ストパターンのステップ数が増大し、ＬＳＩテスタの使
用時間が長くなり、設計ＴＡＴが増大する。
データ入力とが互いに接続された部分に存在する組合せ
論理回路５２ａのテストを行うためには、組合せ論理回
路５２ａの出力がＲＡＭ５３に書き込まれ、この書き込
みデータがＲＡＭ５３から読み出され、該読み出しデー
タが組合せ論理回路５２ｂ，５２を介してスキャンフリ
ップフロップ５１に反映される必要があり、そのぶんテ
ストパターンのステップ数が増大し、ＬＳＩテスタの使
用時間が長くなり、設計ＴＡＴが増大する。
【００１５】（３）スキャンフリップフロップへのテス
トパターンの設定は、シフト動作のみで容易に行うこと
ができるが、上記（１）に記載したＲＡＭへのテストパ
ターンの設定はこれと同じ方法で行えないので、テスト
パターンを自動生成する場合に、計算機上での計算時間
が増大し、設計ＴＡＴが増大する。
トパターンの設定は、シフト動作のみで容易に行うこと
ができるが、上記（１）に記載したＲＡＭへのテストパ
ターンの設定はこれと同じ方法で行えないので、テスト
パターンを自動生成する場合に、計算機上での計算時間
が増大し、設計ＴＡＴが増大する。
【００１６】本発明は、斯かる問題点に鑑み、スキャン
テスト対象の論理回路とスキャンテスト非対象のマクロ
セルとの境界部分に存在する論理回路を、効率的にスキ
ャンテストすることのできる半導体集積回路を提供する
ことをその目的とする。
テスト対象の論理回路とスキャンテスト非対象のマクロ
セルとの境界部分に存在する論理回路を、効率的にスキ
ャンテストすることのできる半導体集積回路を提供する
ことをその目的とする。
【００１７】
【課題を解決するための手段】本発明の第１の局面にお
ける半導体集積回路は、スキャンテスト対象の論理回路
と、この論理回路に接続されたスキャンテスト非対象の
マクロセルと、スキャンテストモード時に前記マクロセ
ルをバイパスするバイパス路とを具備したことをその要
旨とする。このように、論理回路のスキャンテストを行
う際、バイパス路によりマクロセルをバイパスするの
で、スキャンテストのためにわざわざマクロセルを動作
させる必要がない。
ける半導体集積回路は、スキャンテスト対象の論理回路
と、この論理回路に接続されたスキャンテスト非対象の
マクロセルと、スキャンテストモード時に前記マクロセ
ルをバイパスするバイパス路とを具備したことをその要
旨とする。このように、論理回路のスキャンテストを行
う際、バイパス路によりマクロセルをバイパスするの
で、スキャンテストのためにわざわざマクロセルを動作
させる必要がない。
【００１８】また、本発明の第２の局面における半導体
集積回路は、通常動作モードとスキャンテストモードと
でデータパスを切り換える複数のスキャンフリップフロ
ップと、このスキャンフリップフロップを用いたスキャ
ンテスト対象の論理回路と、この論理回路に接続され前
記スキャンテスト非対象のマクロセルと、スキャンテス
トモード時に前記マクロセルをバイパスするバイパス路
とを具備したことをその要旨とする。このように、論理
回路のスキャンテストを行う際、バイパス路によりマク
ロセルをバイパスするので、スキャンテストのためにわ
ざわざマクロセルを動作させる必要がない。
集積回路は、通常動作モードとスキャンテストモードと
でデータパスを切り換える複数のスキャンフリップフロ
ップと、このスキャンフリップフロップを用いたスキャ
ンテスト対象の論理回路と、この論理回路に接続され前
記スキャンテスト非対象のマクロセルと、スキャンテス
トモード時に前記マクロセルをバイパスするバイパス路
とを具備したことをその要旨とする。このように、論理
回路のスキャンテストを行う際、バイパス路によりマク
ロセルをバイパスするので、スキャンテストのためにわ
ざわざマクロセルを動作させる必要がない。
【００１９】この場合において、前記スキャンフリップ
フロップは、前記スキャンテスト対象の論理回路のスキ
ャンパスに組み込まれてシリアルシフトレジスタを構成
することが望ましい。
フロップは、前記スキャンテスト対象の論理回路のスキ
ャンパスに組み込まれてシリアルシフトレジスタを構成
することが望ましい。
【００２０】また、前記マクロセルの出力又は入力と前
記バイパス路とのいずれかを選択するセレクタと、この
セレクタの動作を制御するテスト制御部とを具備するこ
とが望ましい。
記バイパス路とのいずれかを選択するセレクタと、この
セレクタの動作を制御するテスト制御部とを具備するこ
とが望ましい。
【００２１】また、前記論理回路とバイパス路とが閉ル
ープを構成する場合には、前記バイパス路にフリップフ
ロップを挿入することが望ましい。こうすることで、前
記論理回路の入力と出力とが閉ループが構成されること
を防止する。特に、前記バイパス路を複数本設けた場合
に、各バイパス路毎にフリップフロップを挿入すること
が望ましい。
ープを構成する場合には、前記バイパス路にフリップフ
ロップを挿入することが望ましい。こうすることで、前
記論理回路の入力と出力とが閉ループが構成されること
を防止する。特に、前記バイパス路を複数本設けた場合
に、各バイパス路毎にフリップフロップを挿入すること
が望ましい。
【００２２】また、前記バイパス路上に設けたフリップ
フロップはスキャンフリップフロップであり、少なくと
も一つのスキャンフリップフロップが、スキャンテスト
モードにおいて、前記シリアルシフトレジスタの一部を
構成することが望ましい。
フロップはスキャンフリップフロップであり、少なくと
も一つのスキャンフリップフロップが、スキャンテスト
モードにおいて、前記シリアルシフトレジスタの一部を
構成することが望ましい。
【００２３】また、前記バイパス路上に論理ゲートを設
け、前記マクロセルの入力端子側のバイパス路の数に比
べて出力端子側のバイパス路の数を減少させてもよい。
こうすることで、種々のマクロセルに本発明を適用する
ことができる。また、前記マクロセルの入力端子側のバ
イパス路の必要数に比べて出力端子側のバイパス路の必
要数が少ない場合にも対応できる。
け、前記マクロセルの入力端子側のバイパス路の数に比
べて出力端子側のバイパス路の数を減少させてもよい。
こうすることで、種々のマクロセルに本発明を適用する
ことができる。また、前記マクロセルの入力端子側のバ
イパス路の必要数に比べて出力端子側のバイパス路の必
要数が少ない場合にも対応できる。
【００２４】
【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図面に基づいて説明する。
した第１の実施形態を図面に基づいて説明する。
【００２５】図５は、本第１実施形態に係る半導体集積
回路の全体構成を示すブロック回路図である。同図にお
いて、半導体集積回路１は、テスト制御部２、ＭＰＵ
３、命令キャッシュ部４、データキャッシュ部５及びポ
ート用スキャンパス部６を備えている。
回路の全体構成を示すブロック回路図である。同図にお
いて、半導体集積回路１は、テスト制御部２、ＭＰＵ
３、命令キャッシュ部４、データキャッシュ部５及びポ
ート用スキャンパス部６を備えている。
【００２６】テスト制御部２は、通常動作モードとスキ
ャンテストモードの切り替えを行う。ＭＰＵ３は、デー
タパス部７と制御部８とからなり、データパス部７は、
図６に示すような２リード２ライト方式のレジスタファ
イル９を内蔵している。
ャンテストモードの切り替えを行う。ＭＰＵ３は、デー
タパス部７と制御部８とからなり、データパス部７は、
図６に示すような２リード２ライト方式のレジスタファ
イル９を内蔵している。
【００２７】命令キャッシュ部４、データキャッシュ部
５はそれぞれ、２ウェイセットアソシアティブ方式であ
り、それぞれ図７に示すようなタグＲＡＭ１０を２個、
図８に示すようなデータＲＡＭ１１を２個内蔵してい
る。タグＲＡＭ１０とデータＲＡＭ１１とは、クロック
に同期して動作するスタティックＲＡＭ（ＳＲＡＭ）か
ら構成されている。
５はそれぞれ、２ウェイセットアソシアティブ方式であ
り、それぞれ図７に示すようなタグＲＡＭ１０を２個、
図８に示すようなデータＲＡＭ１１を２個内蔵してい
る。タグＲＡＭ１０とデータＲＡＭ１１とは、クロック
に同期して動作するスタティックＲＡＭ（ＳＲＡＭ）か
ら構成されている。
【００２８】ポート用スキャンパス部６は、テスト制御
部２の信号をＭＰＵ３、命令キャッシュ部４及びデータ
キャッシュ部５に伝達する。
部２の信号をＭＰＵ３、命令キャッシュ部４及びデータ
キャッシュ部５に伝達する。
【００２９】図１は、本第１実施形態に係る半導体集積
回路１の要部回路図を示している。同図において、半導
体集積回路１は、スキャンテスト対応回路部１２とスキ
ャンテスト非対応のマクロセル部１３とを備えている。
本第１実施形態では、図５におけるＭＰＵ３、命令キャ
ッシュ部４及びデータキャッシュ部５のうち、レジスタ
ファイル９、タグＲＡＭ１０及びデータＲＡＭ１１がそ
れぞれマクロセル部１３に属し、それ以外の論理回路
が、スキャンテスト対応回路部１２に属する。
回路１の要部回路図を示している。同図において、半導
体集積回路１は、スキャンテスト対応回路部１２とスキ
ャンテスト非対応のマクロセル部１３とを備えている。
本第１実施形態では、図５におけるＭＰＵ３、命令キャ
ッシュ部４及びデータキャッシュ部５のうち、レジスタ
ファイル９、タグＲＡＭ１０及びデータＲＡＭ１１がそ
れぞれマクロセル部１３に属し、それ以外の論理回路
が、スキャンテスト対応回路部１２に属する。
【００３０】スキャンテスト対応回路部１２は、スキャ
ンフリップフロップＳＦＦ1〜ＳＦＦn（スキャンレジス
タも同義とする。尚、図１ではＳＦＦ1〜ＳＦＦ6を示し
ている）とスキャンテスト対象の組合せ論理回路１４，
１５，１６，１７からなる。
ンフリップフロップＳＦＦ1〜ＳＦＦn（スキャンレジス
タも同義とする。尚、図１ではＳＦＦ1〜ＳＦＦ6を示し
ている）とスキャンテスト対象の組合せ論理回路１４，
１５，１６，１７からなる。
【００３１】マクロセル部１３は、上述したレジスタフ
ァイル９、タグＲＡＭ１０、データＲＡＭ１１等のマク
ロセル１８と、このマクロセル１８をバイパスするバイ
パス路１９，１９と、マクロセル１８の出力経路とバイ
パス路１９，１９とを選択するセレクタ２０，２０とを
備えている。
ァイル９、タグＲＡＭ１０、データＲＡＭ１１等のマク
ロセル１８と、このマクロセル１８をバイパスするバイ
パス路１９，１９と、マクロセル１８の出力経路とバイ
パス路１９，１９とを選択するセレクタ２０，２０とを
備えている。
【００３２】例えば、レジスタファイル９については、
バイパス路１９，１９は、図６において３２ビットのデ
ータ入力１と３２ビットのデータ出力１とをバイパス
し、３２ビットのデータ入力２と３２ビットのデータ出
力２とをバイパスする。
バイパス路１９，１９は、図６において３２ビットのデ
ータ入力１と３２ビットのデータ出力１とをバイパス
し、３２ビットのデータ入力２と３２ビットのデータ出
力２とをバイパスする。
【００３３】また、タグＲＡＭ１０については、バイパ
ス路１９，１９は、図７において、２６ビットのデータ
入力と２６ビットのデータ出力とをバイパスする。
ス路１９，１９は、図７において、２６ビットのデータ
入力と２６ビットのデータ出力とをバイパスする。
【００３４】また、データＲＡＭ１１については、バイ
パス路１９，１９は、図８において、３２ビットのデー
タ入力と３２ビットのデータ出力とをバイパスする。
パス路１９，１９は、図８において、３２ビットのデー
タ入力と３２ビットのデータ出力とをバイパスする。
【００３５】スキャンテスト対象の組合せ論理回路１
６，１７は、マクロセル部１３との境界に位置し、組合
せ論理回路１６はマクロセル部１３の入力端子１８ａ，
１８ａ及びバイパス路１９，１９に、組合せ論理回路１
７はセレクタ２０，２０にそれぞれ接続されている。ま
た、組合せ論理回路１５の出力が組合せ論理回路１６に
接続され、組合せ論理回路１７の出力が組合せ論理回路
１４に接続されている。すなわち、図１では、スキャン
テストモードにおいて、「ＳＦＦ3，ＳＦＦ4−組合せ論
理回路１５−組合せ論理回路１６−バイパス路１９，１
９−セレクタ２０，２０−組合せ論理回路１７−組合せ
論理回路１４−ＳＦＦ3，ＳＦＦ4」というデータ処理経
路が形成される。
６，１７は、マクロセル部１３との境界に位置し、組合
せ論理回路１６はマクロセル部１３の入力端子１８ａ，
１８ａ及びバイパス路１９，１９に、組合せ論理回路１
７はセレクタ２０，２０にそれぞれ接続されている。ま
た、組合せ論理回路１５の出力が組合せ論理回路１６に
接続され、組合せ論理回路１７の出力が組合せ論理回路
１４に接続されている。すなわち、図１では、スキャン
テストモードにおいて、「ＳＦＦ3，ＳＦＦ4−組合せ論
理回路１５−組合せ論理回路１６−バイパス路１９，１
９−セレクタ２０，２０−組合せ論理回路１７−組合せ
論理回路１４−ＳＦＦ3，ＳＦＦ4」というデータ処理経
路が形成される。
【００３６】セレクタ２０，２０は、例えば一対のトラ
ンスミッションゲートからなり、テスト制御部２からの
モード切替信号ＭＯＤＥによって制御される。モード切
り替え信号ＭＯＤＥは、通常動作において「０」とな
り、スキャンテストにおいて「１」となる信号であり、
セレクタ２０，２０の選択制御信号となって、通常動作
モードにおいてはマクロセル１８の出力端子１８ｂから
の出力を選択し、スキャンテストモードにおいてはバイ
パス路１９，１９を選択する。また、テスト制御部２
は、ＳＦＦ1〜ＳＦＦnのスキャンイネーブル信号ＳＥを
生成し、スキャンイネーブル信号ＳＥが「１」の場合
に、ＳＦＦ1〜ＳＦＦnがチェーン結合されてシリアルシ
フトレジスタ２１として機能するようになる。
ンスミッションゲートからなり、テスト制御部２からの
モード切替信号ＭＯＤＥによって制御される。モード切
り替え信号ＭＯＤＥは、通常動作において「０」とな
り、スキャンテストにおいて「１」となる信号であり、
セレクタ２０，２０の選択制御信号となって、通常動作
モードにおいてはマクロセル１８の出力端子１８ｂから
の出力を選択し、スキャンテストモードにおいてはバイ
パス路１９，１９を選択する。また、テスト制御部２
は、ＳＦＦ1〜ＳＦＦnのスキャンイネーブル信号ＳＥを
生成し、スキャンイネーブル信号ＳＥが「１」の場合
に、ＳＦＦ1〜ＳＦＦnがチェーン結合されてシリアルシ
フトレジスタ２１として機能するようになる。
【００３７】斯かる構成において、通常動作モードにお
いては、テスト制御部２によるスキャンイネーブル信号
ＳＥが「０」となって外部入力端子ＥＸＩＮを非選択状
態とし、通常のデータＤ１が、「ＳＦＦ1−組合せ論理
回路１４−ＳＦＦ4−組合せ論理回路１５−ＳＦＦ5−」
という経路で処理され、また、通常のデータＤ２が、
「ＳＦＦ2−組合せ論理回路１４−ＳＦＦ3−組合せ論理
回路１５−ＳＦＦ6−」という経路で処理される。また
この間、モード切替信号ＭＯＤＥは「０」となっている
ので、セレクタ２０，２０はマクロセル１８の出力を選
択している。
いては、テスト制御部２によるスキャンイネーブル信号
ＳＥが「０」となって外部入力端子ＥＸＩＮを非選択状
態とし、通常のデータＤ１が、「ＳＦＦ1−組合せ論理
回路１４−ＳＦＦ4−組合せ論理回路１５−ＳＦＦ5−」
という経路で処理され、また、通常のデータＤ２が、
「ＳＦＦ2−組合せ論理回路１４−ＳＦＦ3−組合せ論理
回路１５−ＳＦＦ6−」という経路で処理される。また
この間、モード切替信号ＭＯＤＥは「０」となっている
ので、セレクタ２０，２０はマクロセル１８の出力を選
択している。
【００３８】一方、スキャンテストモードにおいては、
テスト制御部２によるスキャンイネーブル信号ＳＥが
「１」となって、ＳＦＦ1〜ＳＦＦnがチェーン結合され
てシリアルシフトレジスタ２１として機能するようにな
り、スキャンイン機能を利用して、外部入力端子ＥＸＩ
Ｎから、スキャンテスト回路部１２内の全てのＳＦＦ1
〜ＳＦＦnの内部状態を設定する。これが１つのテスト
パターン（テストデータ）に相当する。
テスト制御部２によるスキャンイネーブル信号ＳＥが
「１」となって、ＳＦＦ1〜ＳＦＦnがチェーン結合され
てシリアルシフトレジスタ２１として機能するようにな
り、スキャンイン機能を利用して、外部入力端子ＥＸＩ
Ｎから、スキャンテスト回路部１２内の全てのＳＦＦ1
〜ＳＦＦnの内部状態を設定する。これが１つのテスト
パターン（テストデータ）に相当する。
【００３９】次に、スキャンイネーブル信号ＳＥを
「０」に切り換え、ＳＦＦ1〜ＳＦＦnのチェーン結合を
解除して、スキャンテスト対象組合せ論理回路１４〜１
７を通常動作させて、その動作結果をスキャンシフトレ
ジスタ２１に取り込む。
「０」に切り換え、ＳＦＦ1〜ＳＦＦnのチェーン結合を
解除して、スキャンテスト対象組合せ論理回路１４〜１
７を通常動作させて、その動作結果をスキャンシフトレ
ジスタ２１に取り込む。
【００４０】そして、再びスキャンイネーブル信号ＳＥ
を「１」として、ＳＦＦ1〜ＳＦＦnをチェーン結合し、
スキャンアウト機能を利用して外部出力端子ＥＸＯＵＴ
を介してスキャンシフトレジスタ２１のデータを外部に
取り出して、期待値と比較する。この一連の動作を、Ａ
ＴＰＧと呼ばれるＣＡＴツールによって生成されたテス
トパターンについて行うことにより、スキャンテスト回
路部１２がテストされることになる。
を「１」として、ＳＦＦ1〜ＳＦＦnをチェーン結合し、
スキャンアウト機能を利用して外部出力端子ＥＸＯＵＴ
を介してスキャンシフトレジスタ２１のデータを外部に
取り出して、期待値と比較する。この一連の動作を、Ａ
ＴＰＧと呼ばれるＣＡＴツールによって生成されたテス
トパターンについて行うことにより、スキャンテスト回
路部１２がテストされることになる。
【００４１】そしてこの間、モード切替信号ＭＯＤＥは
「１」となっているので、セレクタ２０，２０はバイパ
ス路１９，１９を選択している。従って、「ＳＦＦ3，
ＳＦＦ4−組合せ論理回路１５−組合せ論理回路１６−
バイパス路１９，１９−セレクタ２０，２０−組合せ論
理回路１７−組合せ論理回路１４−ＳＦＦ3，ＳＦＦ4」
というデータ処理経路が形成されるため、マクロセル１
８を動作させなくても、マクロセル部１３との境界に位
置する組合せ論理回路１６，１７のスキャンテストを行
うことができる。
「１」となっているので、セレクタ２０，２０はバイパ
ス路１９，１９を選択している。従って、「ＳＦＦ3，
ＳＦＦ4−組合せ論理回路１５−組合せ論理回路１６−
バイパス路１９，１９−セレクタ２０，２０−組合せ論
理回路１７−組合せ論理回路１４−ＳＦＦ3，ＳＦＦ4」
というデータ処理経路が形成されるため、マクロセル１
８を動作させなくても、マクロセル部１３との境界に位
置する組合せ論理回路１６，１７のスキャンテストを行
うことができる。
【００４２】以上、本第１実施形態にあっては、スキャ
ンテスト回路部１２においてマクロセル部１３との境界
に位置する組合せ論理回路１６，１７のスキャンテスト
を行う際、わざわざマクロセル１８を動作させる必要が
ないので、スキャンテストのためのテストパターンのス
テップ数を小さく抑えることができる。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。但し、第１実施形態と同様の
構成には同じ符号を用い、その詳細な説明を省略する。
ンテスト回路部１２においてマクロセル部１３との境界
に位置する組合せ論理回路１６，１７のスキャンテスト
を行う際、わざわざマクロセル１８を動作させる必要が
ないので、スキャンテストのためのテストパターンのス
テップ数を小さく抑えることができる。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。但し、第１実施形態と同様の
構成には同じ符号を用い、その詳細な説明を省略する。
【００４３】図２は、本第２実施形態に係る半導体集積
回路１の要部回路図を示している。
回路１の要部回路図を示している。
【００４４】本第２実施形態においては、組合せ論理回
路１６，１７間を直結する経路２２が存在しており、仮
に第１実施形態のようなバイパス路１９，１９が選択さ
れた場合、組合せ論理回路１６，１７間で閉ループが形
成されてしま、発振が生じて論理値が定まらず、テスト
ができなくなったり、閉ループ上の論理ゲートへの入力
が中間電位となって貫通電流が生じ、論理ゲートを形成
するトランジスタが故障する問題が生じる。
路１６，１７間を直結する経路２２が存在しており、仮
に第１実施形態のようなバイパス路１９，１９が選択さ
れた場合、組合せ論理回路１６，１７間で閉ループが形
成されてしま、発振が生じて論理値が定まらず、テスト
ができなくなったり、閉ループ上の論理ゲートへの入力
が中間電位となって貫通電流が生じ、論理ゲートを形成
するトランジスタが故障する問題が生じる。
【００４５】そこで、本第２実施形態では、バイパス路
１９，１９のそれぞれにスキャンフリップフロップＳＦ
Ｆ7，ＳＦＦ8を挿入することにより、組合せ論理回路１
６，１７間に閉ループが形成されることを防止してい
る。
１９，１９のそれぞれにスキャンフリップフロップＳＦ
Ｆ7，ＳＦＦ8を挿入することにより、組合せ論理回路１
６，１７間に閉ループが形成されることを防止してい
る。
【００４６】斯かる構成において、通常動作モードにお
ける動作は、第１実施形態と同様である。
ける動作は、第１実施形態と同様である。
【００４７】スキャンテストモードにおいては、バイパ
ス路１９，１９に挿入されたＳＦＦ 7，ＳＦＦ8は、ＳＦ
Ｆ1〜ＳＦＦ6と共にチェーン結合されて、シリアルシフ
トレジスタ２１の一部を構成し、スキャンテスト用のテ
ストパターンが設定される。このように、ＳＦＦ7，Ｓ
ＦＦ8がシリアルシフトレジスタ２１の一部を構成して
いることから、組合せ論理回路１６の出力の観測性と、
組合せ論理回路１７の制御性が高くなる。
ス路１９，１９に挿入されたＳＦＦ 7，ＳＦＦ8は、ＳＦ
Ｆ1〜ＳＦＦ6と共にチェーン結合されて、シリアルシフ
トレジスタ２１の一部を構成し、スキャンテスト用のテ
ストパターンが設定される。このように、ＳＦＦ7，Ｓ
ＦＦ8がシリアルシフトレジスタ２１の一部を構成して
いることから、組合せ論理回路１６の出力の観測性と、
組合せ論理回路１７の制御性が高くなる。
【００４８】尚、ＳＦＦ7，ＳＦＦ8の双方でなくても、
いずれか一つがシリアルシフトレジスタ２１の一部を構
成するようにしても良い。 （第３実施形態）本発明を具体化した第３の実施形態を
図面に基づいて説明する。但し、第１実施形態と同様の
構成には同じ符号を用い、その詳細な説明を省略する。
いずれか一つがシリアルシフトレジスタ２１の一部を構
成するようにしても良い。 （第３実施形態）本発明を具体化した第３の実施形態を
図面に基づいて説明する。但し、第１実施形態と同様の
構成には同じ符号を用い、その詳細な説明を省略する。
【００４９】図３は、本第３実施形態に係る半導体集積
回路の要部回路図を示している。
回路の要部回路図を示している。
【００５０】本第３実施形態においては、マクロセル１
８の入力数が出力数に比べて多い場合に、バイパス路１
９…上に論理ゲート２３…（ＡＮＤゲート）を挿入する
ことで、バイパス路１９…の本数を、マクロセル１８の
出力数と同数にしている。具体的には、図３において
は、マクロセル１８は８個の入力に対し４個の出力を備
え、それに合わせて、８本のバイパス路１９…を、２本
を１組として論理ゲート２３…により４本にしている。
８の入力数が出力数に比べて多い場合に、バイパス路１
９…上に論理ゲート２３…（ＡＮＤゲート）を挿入する
ことで、バイパス路１９…の本数を、マクロセル１８の
出力数と同数にしている。具体的には、図３において
は、マクロセル１８は８個の入力に対し４個の出力を備
え、それに合わせて、８本のバイパス路１９…を、２本
を１組として論理ゲート２３…により４本にしている。
【００５１】このように、論理ゲート２３…を用いた本
第３実施形態では、入力数と出力数の異なる種々のマク
ロセル１８に対しても適応することが可能となる。
第３実施形態では、入力数と出力数の異なる種々のマク
ロセル１８に対しても適応することが可能となる。
【００５２】尚、論理ゲート２３として、ＡＮＤゲート
以外に、ORゲート、XORゲート、NANDゲート、NORゲー
ト、XNORゲート等を用いても良い。 （第４実施形態）本発明を具体化した第４の実施形態を
図面に基づいて説明する。但し、第１〜第３実施形態と
同様の構成には同じ符号を用い、その詳細な説明を省略
する。
以外に、ORゲート、XORゲート、NANDゲート、NORゲー
ト、XNORゲート等を用いても良い。 （第４実施形態）本発明を具体化した第４の実施形態を
図面に基づいて説明する。但し、第１〜第３実施形態と
同様の構成には同じ符号を用い、その詳細な説明を省略
する。
【００５３】図４は、本第４実施形態に係る半導体集積
回路の要部回路図を示している。
回路の要部回路図を示している。
【００５４】本第４実施形態は、第２実施形態と第３実
施形態とを組合せたものである。すなわち、組合せ論理
回路１６，１７間を直結する経路２２が存在しており、
マクロセル１８の入力数が出力数に比べて多い場合、バ
イパス路１９…上に論理ゲート２３…を挿入することで
バイパス路１９…の本数を減らすと共に、減らしたバイ
パス路１９…にスキャンフリップフロップＳＦＦ9〜Ｓ
ＦＦ12をそれぞれ挿入する。ＳＦＦ9〜ＳＦＦ12は、Ｓ
ＦＦ7，ＳＦＦ8と同様にスキャンテストモードにおいて
他のＳＦＦ1〜ＳＦＦ6と共にチェーン結合されてシリア
ルシフトレジスタ２１の一部を構成する。
施形態とを組合せたものである。すなわち、組合せ論理
回路１６，１７間を直結する経路２２が存在しており、
マクロセル１８の入力数が出力数に比べて多い場合、バ
イパス路１９…上に論理ゲート２３…を挿入することで
バイパス路１９…の本数を減らすと共に、減らしたバイ
パス路１９…にスキャンフリップフロップＳＦＦ9〜Ｓ
ＦＦ12をそれぞれ挿入する。ＳＦＦ9〜ＳＦＦ12は、Ｓ
ＦＦ7，ＳＦＦ8と同様にスキャンテストモードにおいて
他のＳＦＦ1〜ＳＦＦ6と共にチェーン結合されてシリア
ルシフトレジスタ２１の一部を構成する。
【００５５】尚、ＳＦＦ9〜ＳＦＦ12のいずれか一つが
シリアルシフトレジスタ２１の一部を構成するようにし
ても良い。
シリアルシフトレジスタ２１の一部を構成するようにし
ても良い。
【００５６】以上の第１〜第４実施形態にあっては、セ
レクタ２０を、マクロセル１８の出力側に設けている
が、これをマクロセル１８の入力側に設けても良い。
レクタ２０を、マクロセル１８の出力側に設けている
が、これをマクロセル１８の入力側に設けても良い。
【００５７】
【発明の効果】本発明にあっては、マクロセルを動作さ
せることなく、論理回路のスキャンテストを行うことが
できるので、スキャンテスト対象の論理回路とスキャン
テスト非対象のマクロセルとの境界部分に存在する論理
回路を、効率的にスキャンテストして、設計ＴＡＴの短
縮に寄与する半導体集積回路を提供することができる。
せることなく、論理回路のスキャンテストを行うことが
できるので、スキャンテスト対象の論理回路とスキャン
テスト非対象のマクロセルとの境界部分に存在する論理
回路を、効率的にスキャンテストして、設計ＴＡＴの短
縮に寄与する半導体集積回路を提供することができる。
【図１】本発明を具体化した第１実施形態における半導
体集積回路の要部ブロック図である。
体集積回路の要部ブロック図である。
【図２】本発明を具体化した第２実施形態における半導
体集積回路の要部ブロック図である。
体集積回路の要部ブロック図である。
【図３】本発明を具体化した第３実施形態における半導
体集積回路の要部ブロック図である。
体集積回路の要部ブロック図である。
【図４】本発明を具体化した第４実施形態における半導
体集積回路の要部ブロック図である。
体集積回路の要部ブロック図である。
【図５】本発明を具体化した第１〜第４実施形態におけ
る半導体集積回路の全体構成を示すブロック図である。
る半導体集積回路の全体構成を示すブロック図である。
【図６】レジスタファイルの説明図である。
【図７】タグＲＡＭの説明図である。
【図８】データＲＡＭの説明図である。
【図９】従来例における半導体集積回路の要部ブロック
図である。
図である。
１ 半導体集積回路 ２ テスト制御部 １２ スキャンテスト回路部 １３ マクロセル部 １４〜１７ 組合せ論理回路 １８ マクロセル １９ バイパス路 ２０ セレクタ ２１ シリアルシフトレジスタ ２３ 論理ゲート ＳＦＦ1〜ＳＦＦ12 スキャンフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 節 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 2G032 AA01 AA07 AC10 AK16 5B048 AA20 CC06 CC18 FF01
Claims (8)
- 【請求項１】 スキャンテスト対象の論理回路と、この
論理回路に接続されたスキャンテスト非対象のマクロセ
ルと、スキャンテストモード時に前記マクロセルをバイ
パスするバイパス路とを具備したことを特徴とする半導
体集積回路。 - 【請求項２】 通常動作モードとスキャンテストモード
とでデータパスを切り換える複数のスキャンフリップフ
ロップと、このスキャンフリップフロップを用いたスキ
ャンテスト対象の論理回路と、この論理回路に接続され
前記スキャンテスト非対象のマクロセルと、スキャンテ
ストモード時に前記マクロセルをバイパスするバイパス
路とを具備したことを特徴とする半導体集積回路。 - 【請求項３】 前記スキャンフリップフロップは、前記
スキャンテスト対象の論理回路のスキャンパスに組み込
まれてシリアルシフトレジスタを構成することを特徴と
した請求項２に記載の半導体集積回路。 - 【請求項４】 前記マクロセルの出力又は入力と前記バ
イパス路とのいずれかを選択するセレクタと、このセレ
クタの動作を制御するテスト制御部とを具備したことを
特徴とする請求項１乃至３のいずれか１項に記載の半導
体集積回路。 - 【請求項５】 前記バイパス路にフリップフロップを挿
入したことを特徴とした請求項１乃至４のいずれか１項
に記載の半導体集積回路。 - 【請求項６】 前記バイパス路を複数本設けた場合に、
各バイパス路毎にフリップフロップを挿入したことを特
徴とした請求項１乃至４のいずれか１項に記載の半導体
集積回路。 - 【請求項７】 前記バイパス路上に設けたフリップフロ
ップはスキャンフリップフロップであり、少なくとも一
つのスキャンフリップフロップが、スキャンテストモー
ドにおいて、前記シリアルシフトレジスタの一部を構成
することを特徴とした請求項５又は６に記載の半導体集
積回路。 - 【請求項８】 前記バイパス路上に論理ゲートを設け、
前記マクロセルの入力端子側のバイパス路の数に比べて
出力端子側のバイパス路の数を減少させたことを特徴と
する請求項１乃至７のいずれか１項に記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677599A JP3561660B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677599A JP3561660B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001042008A true JP2001042008A (ja) | 2001-02-16 |
| JP3561660B2 JP3561660B2 (ja) | 2004-09-02 |
Family
ID=16693711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21677599A Expired - Fee Related JP3561660B2 (ja) | 1999-07-30 | 1999-07-30 | 半導体集積回路 |
Country Status (1)
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|---|---|
| JP (1) | JP3561660B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP2006114785A (ja) * | 2004-10-15 | 2006-04-27 | Nec Electronics Corp | Ｄｒａｍ混載ａｓｉｃ，及びｄｒａｍ混載ａｓｉｃ設計方法 |
| US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
| JP2006258654A (ja) * | 2005-03-17 | 2006-09-28 | Japan Radio Co Ltd | テストシステム |
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7427875B2 (en) | 2005-09-29 | 2008-09-23 | Hynix Semiconductor Inc. | Flip-flop circuit |
| JP2009043405A (ja) * | 2008-10-20 | 2009-02-26 | Panasonic Corp | 半導体テスト回路と半導体テスト方法 |
| JP2014164784A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体集積回路装置 |
-
1999
- 1999-07-30 JP JP21677599A patent/JP3561660B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7051254B2 (en) | 2001-06-12 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for designing a semiconductor integrated circuit device |
| JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| US7380183B2 (en) | 2004-03-10 | 2008-05-27 | Nec Electronics Corporation | Semiconductor circuit apparatus and scan test method for semiconductor circuit |
| JP4549701B2 (ja) * | 2004-03-10 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP2006114785A (ja) * | 2004-10-15 | 2006-04-27 | Nec Electronics Corp | Ｄｒａｍ混載ａｓｉｃ，及びｄｒａｍ混載ａｓｉｃ設計方法 |
| JP2006258654A (ja) * | 2005-03-17 | 2006-09-28 | Japan Radio Co Ltd | テストシステム |
| JP4526985B2 (ja) * | 2005-03-17 | 2010-08-18 | 日本無線株式会社 | テストシステム |
| US7427875B2 (en) | 2005-09-29 | 2008-09-23 | Hynix Semiconductor Inc. | Flip-flop circuit |
| JP2008084472A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2009043405A (ja) * | 2008-10-20 | 2009-02-26 | Panasonic Corp | 半導体テスト回路と半導体テスト方法 |
| JP2014164784A (ja) * | 2013-02-26 | 2014-09-08 | Toshiba Corp | 半導体集積回路装置 |
| US9443611B2 (en) | 2013-02-26 | 2016-09-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with bist circuit |
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|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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