JP2005257366A - 半導体回路装置及び半導体回路に関するスキャンテスト方法 - Google Patents

Abstract

【課題】
スキャンテストに関する効率的な設計を可能とした半導体回路装置を提供すること
【解決手段】
本発明にかかる半導体回路装置の第一の態様は、複数の回路部を備え、スキャンテストを実行可能な半導体回路装置であって、テストデータを伝送するフリップフロップ１１１乃至１１９を有するスキャンチェインと、スキャンチェインのフリップフロップ間の経路に配置されているマクロセル１と、マクロセル１をバイパスするバイパス経路１４と、マクロセル１もしくはバイパス経路１４を選択するセレクタ３と、同様にスキャンチェインのフリップフロップ間の経路に配置されるマクロセル２と、マクロセル２をバイパスするバイパス経路１５と、マクロセル２もしくはバイパス経路１５を選択するセレクタ４を有する。セレクタ３とセレクタ４はそれぞれ独立して動作する。
【選択図】 図１

Description

本発明は、スキャンテストに対応した半導体回路装置及び半導体回路に関するスキャンテスト方法に関する。

近年、ＬＳＩの回路規模が増大するにつれて、高集積・高性能なＬＳＩへの要求が高まっており、ＬＳＩに搭載されるメモリやＣＰＵ等のマクロセルの数が増加してきている。これらの多数のマクロセルが搭載された大規模ＬＳＩの製造品質向上のためには、ＬＳＩの機能テストで十分なテスト品質を確保する必要があり、そのためのテスト手法として、高い故障検出率を達成できるスキャンテストが広く利用されている。また、マクロセルを搭載したＬＳＩに対するマクロセルと周囲の回路の接続テストや、マクロセルを含む回路のパス遅延故障のテストが可能になるシーケンシャルスキャンと呼ばれる手法が導入され始めている。

スキャンテストとは、ＬＳＩ内部のフリップフロップを繋ぐシリアルな接続経路を設けて一つのシフトレジスタ（スキャンチェイン）を構成し、このスキャンチェインを利用して、各フリップフロップを外部から直接制御・観測できるようにするテスト手法である。これによってＬＳＩ内部のフリップフロップを入出力点とみなして、ＬＳＩ内部の論理回路を分割してテストを行うことができる。これによって、回路規模に対して指数関数的に増大するテストパタンの生成を容易にすることができる。

スキャンテストでは、先ずフリップフロップを繋ぐスキャンチェインを動かすシフト動作で各フリップフロップの値を確定する（スキャンシフト）。次いで、フリップフロップの値を入力値として、周りの組み合わせ回路を動作させる（ラウンチ）。このラウンチによって得られた値が、試験対象パスのエンドポイントとなるフリップフロップで確保される（キャプチャ）。最後にスキャンチェインを再度シフト動作して結果を外部出力することで、ＬＳＩの故障検出を行うことができる。この一連のサイクルを様々なテストパタンを用いて実施し、さらに様々な試験対象パスに対して網羅的に実施することで、ＬＳＩ内部の論理回路の機能テストが可能となる。

従来、スキャンテストを実施する際には、マクロセルの出力値を確定させなくても済むように、マクロセルの入力端子側と出力端子側をバイパスする経路を設け、マクロセルの出力端子側にセレクタを挿入し、スキャンテスト時はバイパス経路を選択するようセレクタを動作させることによって、マクロセルをスキャンテスト対象から外してテストを実施している（これを以下では、ベーシックスキャンと呼ぶ）。なおＬＳＩには、外部からセレクタを動作させるための制御用端子を設ける必要がある。

特許文献１には、マクロセルをバイパスする経路を設けて、マクロセルとその他の論理回路を分離し、その他の論理回路のみについてベーシックスキャンテストを行うことができるＬＳＩが開示されている。また、特許文献２には、複数の部分回路を有するＬＳＩにおいて、特定の部分回路をテストする場合に、この特定の部分回路の直前に位置するセレクタを介して入力を直接に与え、この特定の回路の直後のセレクタを介して出力を直接得ることによって、分割された回路毎にテストを行えるよう構成したＬＳＩに対するテストパタン生成装置が開示されている。

一方、シーケンシャルスキャンテストは、マクロセルと周囲の回路の接続確認や、マクロセルを含む回路の遅延故障の有無の検出を目的とするテストであるため、マクロセルをバイパスせずに、マクロセルを動作させて出力値を確定させながらスキャンテストを実施する必要がある。このため、シーケンシャルスキャンではテストパタン生成における複雑度に起因するＡＴＰＧ（Automatic Test Pattern Generation）等のテスト設計ツールの処理負荷の増大が問題となる。さらに、搭載マクロセルが多い近年では故障検出を行いたい論理パス上に複数のマクロが存在することも多く、テスト設計ツールの処理負荷はそのマクロセル数の累乗に比例して大きくなる。そうなるとテスト設計ツールの実行時間が増大し、またテスト設計ツール処理性能の限界を超えることも発生する。

このような困難さ持つシーケンシャルスキャンを、特許文献１に開示されているＬＳＩに対して実行する場合、バイパス設定を行うとマクロセルが全てバイパスされてしまうため、マクロセルを含むパスに対するシーケンシャルスキャンを行うことができない。逆に、バイパスを行わないこととした場合は、試験対象パスのロジックコーンに含まれる全てのマクロセルを動作させて出力値を確定させることとなってしまい、テストパタン生成に要する時間の増大、テスト時間の増大を招く結果となり、マクロセルを含むパスのパス遅延故障を検出するシーケンシャルスキャンを効率よく実施することができない。

また、特許文献２に開示されているテストパタン生成装置は、テスト対象ＬＳＩを適切な回路規模を持つ部分回路に分割し、部分回路毎にテストパタンを生成することでテストパタン数を削減できることを開示しているのみである。この開示された回路分割では、ある部分回路内のフリップフロップを始点とし、別の部分回路内のフリップフロップを終点とするパスに対するテストは実施できない。つまり、ＬＳＩ内部のフリップフロップをスキャンチェインで接続するスキャンテストとはテスト手法が異なるものであり、マクロセルを含むパスに対するシーケンシャルスキャンを行う場合にテストパタン生成時間、テスト時間が増大するという課題を解決できるものではない。
特開２００１−４２００８号公報 特開平１１−８３９５８号公報

図５は、従来のベーシックスキャンテスト方式を用いたＬＳＩの論理回路を示すブロック図である。マクロセル４１、４２およびフリップフロップ５１１乃至５１９は1本の入力クロックに同期して動作する。スキャンテスト実行時は、入力端子ＳＣＡＮＩＮからフリップフロップ５１１乃至５１９を通って出力端子ＳＣＡＮＯＵＴへと接続されるスキャンチェインが、１クロックごとのスキャンシフト動作を繰り返すことによって、フリップフロップ５１１乃至５１９の値が決定される。例えば、図の構成では合計９クロックのスキャンシフト動作によって、５１１乃至５１９の各フリップフロップの値が確定できる。スキャンシフト動作によって、各フリップフロップの出力値が制御できるということは、各フリップフロップを仮想の入出力端子として扱うことができ、ＬＳＩはいずれかのフリップフロップを始点、終点とする組み合わせ回路のみの小さなロジックコーンとしてテストできることに等しくなる。確定されたフリップフロップの値を入力値として組み合わせ論理回路５２、５３が動作し（ラウンチ）、その結果の値をロジックコーン終点のフリップフロップが次のクロックでラッチする（キャプチャ）。フリップフロップでキャプチャされた値は、スキャンチェインによるシフト動作を繰り返すことでＳＣＡＮＯＵＴ端子へと出力される。ここで期待値と照合されて故障の有無が検出される。

この従来のＬＳＩにおいてベーシックスキャンテストを実施する場合は、セレクタ４３、４４がマクロセル４１、４２をバイパスするバイパス路６６、６７を選択するよう、入力端子ＢＹＰＡＳＳから制御線を介して一括設定される。これにより、バイパス路に繋がるマクロセルの入力端子を期待する値に設定することで、マクロセルを動作させる必要がなくなる。

これに対し、シーケンシャルスキャンテストを実施する場合には、マクロセルをバイパスせずに、その出力値を設定しなければならない。図５の従来のＬＳＩに対してシーケンシャルスキャンテストを行うためには、入力端子ＢＹＰＡＳＳからの一括設定によって、セレクタ４３、４４がマクロセルからの出力経路６４、６５を選択するよう設定しなければならない。このため、例えばマクロセル４１を含むパスをテストする際に、マクロセル５２がそのテスト対象パスのロジックコーンに含まれていると、マクロセル５１に加えてマクロセル４２も動作させて出力値を確定させることが必要となってしまい、シーケンシャルスキャンを効率よく実施することができない。

次に、シーケンシャルスキャンテスト用のテストパタンを生成する際のテスト設計ツールの負荷量について、図6の概念図を用いて説明する。図６は、あるマクロセル６１と、当該マクロセルの入力端子ＤＩを終点とするロジックコーンを示している。図示された１つロジックコーンは、組み合わせ部分回路６２１乃至６２３から構成され、フリップフロップ６１１乃至６１４の4個のフリップフロップを始点としている。この場合は、4個のフリップフロップをスキャンシフトで設定することで、マクロセル６１の入力端子の一本を確定することができる。

一般的に、マクロセルをある状態に遷移させるためには、そのマクロセルに対する複数の入力端子を設定しなければならならない。この入力端子数をｎとし、それぞれの入力端子を終点とするロジックコーンの始点にあたるフリップフロップの数が平均Ａ個だと仮定すると、Ａ×ｎ個のフリップフロップの出力を制御しなければならない。この場合の全フリップフロップの入力パタンの組み合わせの数は２^Ａ×ｎとなる。つまり、テスト設計ツールでテストパタンを生成する場合には、マクロセルの１クロック動作に対して２^Ａ×ｎの組み合わせを考えなければならない。このフリップフロップの値を０／１に設定したときに考慮しなければならない組み合わせの数を、「複雑度」としてテストパタン生成の困難さの指標とする。

また、マクロセルはその出力信号を１クロックの動作で確定できないため、さらに複雑度が増すことになる。例えばＲＡＭマクロでは、あるアドレスに書き込むのに少なくとも１クロック、それを読み出すのに１クロックを必要とする。ＣＰＵ等のマクロセルであれば、命令コードの入力からその結果出力まで数クロックを必要とする。このため、マクロセルの出力を決定するのにｍ回の内部状態遷移が必要であると仮定すると、マクロセルの１クロック動作の「複雑度」は２^Ａ×ｎであるから、全体の複雑度はｍ×２^Ａ×ｎとなる。さらに、シーケンシャルスキャンではマクロセルを始点または終点とするパスの遅延故障を検出することを期待しているため、テスト対象パスのロジックコーンに他のマクロセルが存在する場合には、複数のマクロセルを同時に制御しなければならない。この場合の複雑度は、制御すべきマクロセルが１個の場合の複雑度と比較すると、マクロセル数の累乗で表される。例えば、マクロセルをｋ個使用した場合の複雑度は、ｍ^ｋ２^Ａｎｋとなる。

これとは対照的に、マクロセルをバイパスするベーシックスキャンの場合は、マクロセルの１本の入力端子を設定すればよいので複雑度は２^Ａｋで済む。つまり、シーケンシャルスキャンは、ベーシックスキャンに対してｍ^ｋ２^{Ａｋ（ｎ−１）}倍のテスト設計ツールの処理が必要になるといえる。このように、マクロセルが複数個存在する場合のシーケンシャルスキャンでは、テスト設計ツールの負荷が膨大になり、その処理時間が非常に大きくなるため、ほとんどの場合において設計の実施自体が困難となる。

本発明は上記事情を背景としてなされたものであって、本発明の一つの目的は、スキャンテストに関する効率的な設計を可能とすることである。

本発明の第１の態様は、複数の回路部を備え、スキャンテストを実行可能な半導体回路装置であって、テストデータを伝送する複数のフリップフロップを有するスキャンチェインと、前記スキャンチェインのフリップフロップ間の経路に配置されている第１の回路部と、前記第１の回路部をバイパスする第１のバイパス経路と、前記第１の回路部もしくは前記第１のバイパス経路を選択する第１の選択回路部と、前記スキャンチェインのフリップフロップ間の経路に配置され、前記第１の回路部と異なる第２の回路部と、前記第２の回路部をバイパスする第２のバイパス経路と、前記第１の選択回路部と独立して動作し、前記第２の回路部もしくは前記第２のバイパス経路を選択する第２の選択回路部とを有する。第１及び第２の回路部のバイパスを独立に制御することによって、スキャンテストに関する効率的な設計を可能とする。

前記第１及び第２の回路部は、複数クロック動作によって、入力データに従うデータを出力する回路である場合、あるいは、前記第１及び第２の回路部はマクロセルである場合に、本発明は特に有用である。

前記第１の選択回路部は、前記第１の回路部の出力、もしくは、前記第１のバイパス経路上にあり前記スキャンチェインに含まれるフリップフロップの出力、を選択することが好ましい。フリップフロップの出力を選択することによって、第１の回路部を選択しない場合に、所望のデータを選択回路部に入力することができる。さらに、前記第２の選択回路部は、前記第２の回路部の出力、もしくは、前記第２のバイパス経路上にあり前記スキャンチェインに含まれるフリップフロップの出力、を選択することが好ましい。

前記第１の選択回路部は、前記スキャンチェインに含まれるフリップフロップの出力に制御されて選択動作を行うことが好ましい。これによって、選択回路部の制御のための専用外部端子を形成する必要性をなくすことができる。さらに、前記第１の選択回路部に出力するフリップフロップに、前記第１の回路部の動作状態を制御する信号を入力することが好ましい。これによって、マクロセルの入力端子に繋がる論理ゲートの故障検出を行う際に、フリップフロップを追加する必要がなくなるという利点がある。。

本発明の第１の態様は、複数の回路部を備える半導体回路に関するスキャンテスト方法であって、スキャンシフトによってテストデータを入力する第１のステップと、第１の回路部によるテストデータの処理もしくは前記第１の回路部のバイパスを選択する第２のステップと、前記第２のステップとは独立に、第２の回路部によるテストデータの処理もしくは前記第２の回路部のバイパスを選択する第３のステップと、前記入力されたテストデータの前記半導体回路による処理結果を取得するステップと、前記処理結果に従って、前記半導体回路の欠陥を決定するステップと、有する。これによって、スキャンテストに関する効率的な設計を可能とする。

本発明により、スキャンテストに関する効率的な設計を可能とすることができる。

以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
発明の実施の形態１．

図1は、本実施の形態にかかるＬＳＩの主要部を示したブロック図である。マクロセル１、マクロセル２はそれぞれ、チップセレクト端子ＣＳ、データ入力端子ＤＩ、データ出力端子ＤＯを有している。セレクタ３は、マクロセル１による処理あるいはマクロセル１のバイパスを選択することができる。マクロセル１を迂回するバイパス路１６は、マクロセル１のデータ入力端子ＤＩとセレクタ３の入力を結んでいる。セレクタ３は、制御信号に応じて、マクロセル１のＤＯと繋がる経路１４もしくはバイパス路１６を選択することができる。同様にセレクタ４は、マクロセル２による処理あるいはマクロセル２のバイパスを選択することができる。マクロセル２を迂回するバイパス路１７は、マクロセル２のデータ入力端子ＤＩとセレクタ４の入力を結んでいる。セレクタ４は、制御信号に応じて、マクロセル２のＤＯと繋がる経路１５もしくはバイパス路17を選択することができる。セレクタ３、４の制御は別々に設けられた外部端子ＢＹＰＡＳＳ１またはＢＹＰＡＳＳ２から、セレクタ制御線７及び８を通じてそれぞれ独立に行われる。

組み合わせ論理回路１２は、その内部においてさらに組み合わせ論理回路１２１及び１２２から構成されている。同様に組み合わせ論理回路１３は、組み合わせ論理回路１３１、１２１、１３３及び１３４を含んでいる。フリップフロップ１１１乃至１１９はシリアルに接続され、スキャンチェインを構成している。入力端子ＳＣＡＮＩＮからデータを入力し、出力端子ＳＣＡＮＯＵＴから出力を取得することによって、スキャンチェインを外部から制御・観測できる。マクロセル１、２および組み合わせ論理回路１２、１３は、スキャンチェインのフリップフロップ１１１乃至１１９の間の経路に配置されている。さらに本実施の形態では、バイパス路１６及び１７にフリップフロップ５及び６が挿入されており、フリップフロップ１１１乃至１１９同様に、スキャンチェインに含まれている。

図１に示したＬＳＩのマクロセル１を始点とし、フリップフロップ１１７を終点とするパスに対する故障検出を行うテスト時の動作を、図２のタイミングチャートを用いて説明する。このパスのロジックコーンにはマクロセル２が含まれている。

図２のクロックで示される矩形波は、ＬＳＩの動作クロックタイミングを示している。マクロセル１／ＣＳは、マクロセル１のチップセレクト端子（ＣＳ端子）に対する入力値（”０”または”１”）を示しており、”１”が入力されると動作状態（アクティブ）となり、”０”が入力されると停止状態（非アクティブ）となる。マクロセル１／ＤＯは、マクロセル１の出力データを示している。ＢＹＰＡＳＳ１はセレクタ３に対する制御信号を示しており、信号の値が”０”のときマクロセル１の出力側が選択され、値が”１”のときバイパス経路１６側が選択される。同様に、ＢＹＰＡＳＳ２はセレクタ４に対する制御信号を示している。

まず、図２に示すクロック・エッジ（１）でスキャンシフトが実行されることによってマクロセル１のチップセレクトＣＳがアクティブ（１とする）になり、次のクロック・エッジ（２）から、マクロセル１が動作する。図２ではクロック・エッジ（１）の時点で、ＣＳ値が０から１へ変化することを示している。その後、一連のスキャン動作（スキャンシフト／ラウンチ／キャプチャ）でマクロセル１の入力端子が設定される。この一連のスキャン動作を繰り返すことで入力端子をシーケンシャルに変化させ、マクロセル１において内部状態遷移が起こった結果として、クロック・エッジ（３）で出力（マクロセル１／ＤＯ）に所望のデータＡが出力される。例えば、マクロセル１がＲＡＭマクロであった場合、あるアドレスへのライト動作、次にそのアドレスへのリード動作という２つの内部状態遷移の結果として出力データが確定することになる。この時、マクロセル１の出力に繋がったセレクタ３に対するＢＹＰＡＳＳ１からの制御信号は、マクロセル１の出力側を選択する信号値”０”が設定されている。

一方、テスト対象パスに含まれる組み合わせ論理回路１３４の入力には、マクロセル２の特定の出力信号（Ｂとする）を期待しているとする。このとき、セレクタ４に対するＢＹＰＡＳＳ２からの制御信号は、フリップフロップ６からのデータを選択する信号値”１”が設定され、フリップフロップ６は、スキャンシフト動作により所望の信号Ｂを出力するよう設定される。

これにより、クロック・エッジ（３）でマクロセル１から出力されたデータＡをもとに、組み合わせ論理回路１３１、１３２、１３３、１３４をラウンチさせることにより、実際にマクロセル２を動作させて出力信号Ｂを得なくても、クロック・エッジ（４）においてフリップフロップ１１７で所望のデータＣをキャプチャすることができる。クロック・エッジ（５）以降ではシフト動作を繰り返して、データＣが出力端子ＳＣＡＮＯＵＴへと出力される。このデータＣと予測値との一致／不一致、出力遅延によってテスト判定を行うができる。

上述のように、マクロセル１を始点とし、フリップフロップ１１７を終点とするパスのシーケンシャルスキャンを実施する場合、テスト対象パスのロジックコーン上に存在する別のマクロセル２を動作させて出力値を確定する必要はなく、マクロセル１のみスキャン動作によって出力値を確定させれば、シーケンシャルスキャンを実行することができる。

このため、テスト対象パスのロジックコーンに複数個のマクロセルが存在した場合に、そのうちの１個のマクロセルのみをパイパスせずにデータ処理させ、他のマクロセルをバイパスするように設定できる。このとき、図６を用いて説明した複雑度はm×２^Ａｎとなり、マクロセルが１個の場合の複雑度と同一となる。実際にテストを実施する際は、バイパスしないマクロセルを順次変えてテストパタンを生成するが、この場合の複雑度はｋ×m×２^Ａｎとなって、マクロセルの数に比例する。前述した従来の方法では、複雑度がマクロセル数の累乗に比例していたので、本実施の形態ではテスト設計ツールの処理量の大幅な削減が可能になる。

以上に説明したように、マクロセルのバイパスの有無を各マクロセル個別に外部から制御可能とすることで、パス故障を検出したいパスの始点もしくは終点にあるマクロセルのみを動作させることが可能となり、シーケンシャルスキャンテストにおいて必要なテストパタン数を削減して効率的にテストを実施することが可能となる。

発明の実施の形態２．
本実施の形態にかかるＬＳＩの主要部を示したブロック図を図３に示す。発明の実施の形態１ではセレクタ３、４の制御信号線７、８をチップに設けた外部入力端子ＢＹＰＡＳＳ１、ＢＹＰＡＳＳ２と接続して外部から制御するよう構成していたが、本実施の形態では、スキャンチェイン上に設けたフリップフロップ９、１０の出力をセレクタ３、４の制御端子に接続している。これにより、セレクタ３、４の制御は、フリップフロップ９、１０にスキャンシフト動作によって値を設定することによって行うことができる。また、フリップフロップ９、１０は、マクロセル１、２のＣＳ信号を取得する。これによって、フリップフロップ９、１０を論理ゲートの故障検出用のフリップフロップと兼用させることが可能であり、マクロセル１、２のＣＳ端子に繋がる論理ゲートの故障検出を行う際に、新たにフリップフロップを追加する必要がなくなるという利点がある。

図４のタイミングチャートは、発明の実施の形態１において図２を用いて説明したテスト動作を、本実施の形態にかかる構成で実施する場合のものである。図４のＦＦ９出力が図２のＢＹＰＡＳＳ１に対応し、同様にＦＦ１０出力が図２のＢＹＰＡＳＳ２に対応する。

本実施の形態では、セレクタ３、４に対する制御値は、クロックエッジ（３）までに確定しておけば良く、このタイミングまでにスキャンシフト動作によってフリップフロップ９及び１０を設定することによって、ＢＹＰＡＳＳ１、ＢＹＰＡＳＳ２から外部端子経由で設定する場合と同じタイミングで、セレクタ３、４は選択動作を行うことができる。これにより、マクロセルをバイパスするための端子ＢＹＰＡＳＳ１、ＢＹＰＡＳＳ２をチップ上に追加する必要がなくなるため、パッケージ上の端子数制限や、端子数の増加によるコスト増加を回避することができる。

発明の実施の形態１にかかる半導体回路装置のブロック図である。 発明の実施の形態１にかかる半導体回路装置の動作を示すタイミングチャートである。 発明の実施の形態２にかかる半導体回路装置のブロック図である。 発明の実施の形態２にかかる半導体回路装置の動作を示すタイミングチャートである。 従来の半導体回路装置のブロック図である。 テスト設計ツールの処理負荷量を説明するための概念図である。

符号の説明

１、２ マクロセル
３、４ セレクタ
５、６、９、１０、１１１−１１９ フリップフロップ
１２、１３ 組み合わせ論理回路
１６、１７ バイパス路

Claims (8)

1. 複数の回路部を備え、スキャンテストを実行可能な半導体回路装置であって、
   テストデータを伝送する複数のフリップフロップを有するスキャンチェインと、
   前記スキャンチェインのフリップフロップ間の経路に配置されている第１の回路部と、
   前記第１の回路部をバイパスする第１のバイパス経路と、
   前記第１の回路部もしくは前記第１のバイパス経路を選択する第１の選択回路部と、
   前記スキャンチェインのフリップフロップ間の経路に配置され、前記第１の回路部と異なる第２の回路部と、
   前記第２の回路部をバイパスする第２のバイパス経路と、
   前記第１の選択回路部と独立して動作し、前記第２の回路部もしくは前記第２のバイパス経路を選択する第２の選択回路部と、
   を有する、半導体回路装置。
2. 前記第１及び第２の回路部は、複数クロック動作によって、入力データに従うデータを出力する、請求項１に記載の半導体回路装置。
3. 前記第１及び第２の回路部はマクロセルである、請求項１に記載の半導体回路装置。
4. 前記第１の選択回路部は、前記第１の回路部の出力、もしくは、前記第１のバイパス経路上にあり前記スキャンチェインに含まれるフリップフロップの出力、を選択する、請求項１から３のいずれかに記載の半導体回路装置。
5. 前記第２の選択回路部は、前記第２の回路部の出力、もしくは、前記第２のバイパス経路上にあり前記スキャンチェインに含まれるフリップフロップの出力、を選択する、請求項４に記載の半導体回路装置。
6. 前記第１の選択回路部は、前記スキャンチェインに含まれるフリップフロップの出力に制御されて選択動作を行う、請求項１から５のいずれかに記載の半導体回路装置。
7. 前記第１の選択回路部に出力するフリップフロップに、前記第１の回路部の動作状態を制御する信号が入力される、請求項６に記載の半導体回路装置。
8. 複数の回路部を備える半導体回路に関するスキャンテスト方法であって、
   スキャンシフトによってテストデータを入力する第１のステップと、
   第１の回路部によるテストデータの処理もしくは前記第１の回路部のバイパスを選択する第２のステップと、
   前記第２のステップとは独立に、第２の回路部によるテストデータの処理もしくは前記第２の回路部のバイパスを選択する第３のステップと、
   前記入力されたテストデータの前記半導体回路による処理結果を取得するステップと、
   前記処理結果に従って、前記半導体回路の欠陥を決定するステップと、
   を有する、スキャンテスト方法。
   
   
   

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