JP2011099835A - スキャンテスト回路及びスキャンテスト方法 - Google Patents
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Abstract
【課題】メモリ周辺回路に対する遅延故障テストの時間を削減すること。
【解決手段】第１のメモリセル列と、故障したメモリセル列を置き換えるための第２のメモリセル列と、両メモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、両メモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを有するメモリに対するスキャンテスト回路であって、両メモリセル列及び両周辺回路の間で少なくとも２通りの接続方法を実現するように両切替回路を制御するテスト優先制御回路を備え、両周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を両メモリセル列と第１の切替回路との間に備えている。
【選択図】図１
【解決手段】第１のメモリセル列と、故障したメモリセル列を置き換えるための第２のメモリセル列と、両メモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、両メモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを有するメモリに対するスキャンテスト回路であって、両メモリセル列及び両周辺回路の間で少なくとも２通りの接続方法を実現するように両切替回路を制御するテスト優先制御回路を備え、両周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を両メモリセル列と第１の切替回路との間に備えている。
【選択図】図１
Description
本発明は、半導体集積回路装置のスキャンテスト回路及びスキャンテスト方法に関し、特に、リペア機能付きメモリを搭載した半導体集積回路装置のメモリ周辺回路に対する遅延故障テストを行うためのスキャンテスト回路及びスキャンテスト方法に関する。
半導体集積回路装置（ＬＳＩ：Large Scale Integration）の回路規模の増大に伴い、生産時に必要となるＬＳＩの機能テストパタンの組合せが増加し、複雑となってきている。したがって、テストパタン設計は非常に困難となり、近年ではテスト容易化設計（ＤＦＴ：Design For Testability）技術を用いたテストが一般に用いられている。
また、近年のＬＳＩには、画像処理など多くのデータを高速に処理するために、多くのメモリが搭載されている。特に、回路規模の増大と共に微細化の進んだ近年のＬＳＩでは、メモリ搭載数が数百を超えることも珍しくない。また、メモリ歩留まりは他のマクロやロジックよりも低いため、ＬＳＩの歩留りは、メモリの歩留りに大きく依存している。したがって、メモリの搭載数が多いＬＳＩでは、一般にリペア機能付きメモリが採用されている。
また、画像処理など多くのデータを高速に処理することから、メモリ周辺回路に対しては、メモリセルを順序回路として扱うスキャンパスを用いた遅延故障テストが行われる。スキャンパタンの生成には順序回路のアルゴリズムが用いられることから、メモリの搭載数の増加に伴い、テストパタンが増大し、メモリ周辺のテスト時間がＬＳＩのテスト時間の大部分を占めている。したがって、リペア機能付きメモリのメモリマクロ周辺テストのテスト時間を短縮する必要性が高まっている。
特許文献１に、リペア機能（すなわち、故障セル救済用の冗長構成）付きのメモリのメモリ周辺回路の縮退故障のテストと遅延故障のテストを低コストで行うための半導体集積回路が記載されている。
図１４は、特許文献１に記載された、メモリテスト回路を含むＬＳＩの構成図である。図１４を参照すると、半導体集積回路装置（ＬＳＩ）１００は、メモリセル１、及びこのメモリセル１のうち故障が発生した故障セル１ａを回避して救済するための冗長セル２を有するメモリ回路３と、このメモリ回路３をテストした結果から得られた故障セル１ａを回避し冗長セル２を用いる救済コードに基づいて、メモリ回路を救済する論理が決定されるヒューズ回路４と、ヒューズ回路４の出力信号により制御されるヒューズレジスタ（第１のレジスタ）５と、縮退故障をテストするためスキャン設計され、テスト用の入出力を有する縮退故障テスト用レジスタ（第２のレジスタ）６と、ヒューズレジスタ５の出力と縮退故障テスト用レジスタ６の出力とが入力に接続され、遅延故障をテストする場合にはヒューズレジスタ５の出力信号に切替え、縮退故障をテストする場合には縮退故障テスト用レジスタ６の出力信号に切替て信号を出力するレジスタ選択回路（マルチプレクサ、ＭＵＸ）７とを有する。
さらに、ＬＳＩ１００は、ＬＳＩ１００にある第１のフリップフロップ（ＦＦ）８ａ及び第２のフリップフロップ８ｂと、第１のフリップフロップ８ａの出力信号を処理して所定の信号を出力する第１のユーザ回路９ａと、メモリ回路３の出力信号を処理して所定の信号を出力する第２のユーザ回路９ｂと、第１のユーザ回路９ａとメモリ回路３の入力との間に接続され、メモリ回路３の入力を、故障セル１ａが接続された経路を含む第１の信号経路から故障セル１ａが接続された経路を回避し冗長セル２が接続された経路を含む第２の信号経路に切替える第１の切替回路１０ａと、第２のユーザ回路９ｂとメモリ回路３の出力との間に接続され、メモリ回路３の出力を上記第１の信号経路から上記第２の信号経路に切替える第２の切替回路１０ｂと、第１の切替回路１０ａと第２の切替回路１０ｂとの間でメモリ回路３の入力と出力とに接続され、縮退故障をテストするためのメモリ迂回回路１１と、レジスタ選択回路７の出力に基づいて、第１及び第２の切替回路１０ａ、１０ｂを制御する信号を出力するデコード回路１２とを有する。
第１及び第２の切替回路１０ａ、１０ｂは、複数のマルチプレクサで構成されている。メモリ迂回回路１１は、メモリ回路３の入力と第１の切替回路１０ａの出力との間に一端が接続された迂回配線１１ａと、メモリ回路３の出力及び迂回配線１１ａの他端が入力に接続され、出力が第２の切替回路１０ｂの入力に接続されたマルチプレクサ１１ｂとを有する。
図１４に示すように、メモリ回路３に故障セル１ａが存在する場合には、例えば、図示しないＢＩＲＡ（組込冗長割付）回路より外部のテスタに出力される情報に基づいて救済コードを求め、ヒューズ回路４のヒューズ素子の溶断を行ってＬＳＩ１００毎に救済論理を確定する。ヒューズ回路４に書き込まれた救済コードはヒューズレジスタ５に読み出され、デコード回路１２により第１の切替回路１０ａ及び第２の切替回路１０ｂを制御する。
デコード回路１２の制御信号を受けて、第１の切替回路１０ａ及び第２の切替回路１０ｂは、それぞれのマルチプレクサを切替えて、故障セル１ａが接続された経路を回避し、冗長セル２が接続された経路に所定の信号が伝送されるようにする。
これにより、第１のフリップフロップ８ａの所定の出力を受けた第１のユーザ回路９ａによりメモリ回路３への読み書き動作を行うと、メモリ回路３は故障セル１ａが接続された経路を回避し、冗長セル２に接続された経路を含む上記第２の信号経路を使って、正常に所定のデータを出力する。出力されたデータは第２のユーザ回路９ｂを介して第２のフリップフロップ８ｂに取り込まれる。
ここで、ＬＳＩ１００の縮退故障及び遅延故障のテストについて説明する。ここでは、ＬＳＩ１００のメモリ回路３が救済された状態で、縮退故障及び遅延故障のテストが実施される場合について説明する。
縮退故障のテストは、例えば、第１のフリップフロップ８ａ、縮退故障テスト用レジスタ６に所定のテストパタンを入力するとともにメモリ迂回回路１１を制御して、第２のフリップフロップ８ｂに出力された信号を検出し、所定の期待値と比較することにより、第１及び第２のユーザ回路９ａ、９ｂ、第１及び第２の切替回路１０ａ、１０ｂ、デコード回路１２について実施される。ここで、縮退故障のテスト時には、メモリ迂回回路１１は、マルチプレクサ１１ｂのスイッチを切替えて、第１のユーザ回路９ａから入力され、メモリ回路３を迂回して迂回配線１１ａを伝送した信号を選択して出力するようにする。
また、図１４に示すようにメモリ迂回回路１１は、第１及び第２の切替回路１０ａ、１０ｂよりもメモリ回路３に近い側に配置されている。したがって、第１及び第２のユーザ回路９ａ、９ｂのみならず、第１及び第２の切替回路１０ａ、１０ｂの縮退故障（すなわち、救済により切替えられると動作しない箇所を含む、第１の切替回路１０ａの入力端子１３ａ〜１３ｆ及び出力端子１４ａ〜１４ｃ、第２の切替回路１０ｂの入力端子１５ａ〜１５ｈ及び出力端子１６ａ〜１６ｄの縮退故障）もテスト可能である。
上述のように、縮退故障テスト用レジスタ６はスキャン設計されているため、テスト用入出力を持つスキャンレジスタを有している。したがって、レジスタ選択回路７によって選択された縮退故障テスト用レジスタ６にテスト用入出力から任意のテストパタンを書き込み、デコード回路１２でデコードすることで、すべての縮退故障をテストすることができる。これは、救済コードに依らず、あらゆる組合せに制御可能だからである。
ここで、メモリ回路３の救済により、ヒューズ回路４にどのような救済コードが書き込まれた場合であっても、当該ヒューズ回路４の出力は縮退故障テスト用レジスタ６に入力されないため、縮退故障をテストするテストパタンには影響がない。したがって、縮退故障をテストするテストパタンを救済コードごとに準備する必要がない。
一方、遅延故障のテストは、例えば、第１のフリップフロップ８ａから所定のテストパタンを入力するとともにメモリ回路３を救済した状態に設定し、マルチプレクサ１１ｂがメモリ出力側を選択して、第２のフリップフロップに出力された信号を検出し、所定の期待値と比較することにより実施される。したがって、レジスタ選択回路７によりヒューズレジスタ５を選択し、ヒューズレジスタ５の出力に基づいてデコード回路１２がメモリ回路３を救済した状態に設定する。これにより、遅延故障に対するテストパタンでメモリ回路３への書き込み及び読み出しの動作が行われる。このような設定ができるのは、ヒューズレジスタ５をスキャン設計していないので、ヒューズレジスタ５がテストモードにおいても通常動作（救済された状態での動作）としてヒューズ回路４から救済コードの読み込みが可能なためである。
このように、遅延故障のテストモードにおいては、メモリセル１の読み書きを可能にするために、メモリ迂回回路１１はメモリ回路３の出力データを選択する。図１４においては、第１及び第２の切替回路１０ａ、１０ｂの遅延故障のうちテストされるのはメモリを救済した状態で動作する部分（入力端子１３ｂ、１３ｄ、出力端子１４ａ、１４ｂ、入力端子１５ａ、１５ｃ、１５ｅ、１５ｈ、及び出力端子１６ａ〜１６ｄ）である。
したがって、同一のテストパタンであっても、第１及び第２の切替回路１０ａ、１０ｂうちのテストされる部分は、ヒューズ回路４に書き込まれた救済コードに応じて異なる。
上述のように、ヒューズレジスタ５は、スキャン設計されていないので、遅延故障のテストモードでは通常動作として、ヒューズ回路４から救済コードを取り込み、メモリ回路３を救済した状態に設定する。したがって、例えば、テスタ（非図示）において救済コードを考慮したテストパタンを設定する必要がない。すなわち、救済コードに依存しない汎用的なテストパタンを当該テスタから入力して利用することができる。
このようにＬＳＩ１００にヒューズレジスタ５のビット幅数のスキャン設計された縮退故障テスト用レジスタ６とレジスタ選択回路７とを追加することにより、ヒューズ回路４の救済コードに依らず、第１及び第２のユーザ回路９ａ、９ｂと全救済回路の縮退故障をテスト可能なパタンと、メモリ回路３への読み書きを行う遅延故障に対するテストパタンとを利用することができる。
以下の分析は、本発明者によってなされたものである。
特許文献１に記載された半導体集積回路装置によると、メモリ周辺回路の遅延故障テストのテスト時間が膨大となる。メモリ周辺回路の遅延故障テストをスキャンテストで行う場合、順序回路のアルゴリズムを用いた、メモリ回路３のデータ入力側のスキャンＦＦ（第１のフリップフロップ８ａ）をシフトレジスタ構成にして値を設定し、シフトレジスタ状態を解除してスキャンＦＦ（第１のフリップフロップ）の値をメモリ回路３のデータ入力側の組合せ回路（第１のユーザ回路９ａ）を経由してメモリ回路３に読み込ませ、さらに、メモリ回路３の論理を出力側の組合せ回路（第２のユーザ回路９ｂ）を経由してスキャンＦＦ（第２のフリップフロップ８ｂ）に読み込ませ、シフトレジスタ構成にして値を読み出すというパタンの生成が必要となる。さらに、メモリ回路３を順序回路として扱うには、テスト中は同じメモリセルをアクセスするようにメモリのアドレスを固定しなければならないため、非常に多くのスキャンＦＦにパタンを設定する必要があるからである。
図１５は、従来技術のメモリコアを順序回路として扱うメモリ周辺回路の１つの故障検出に必要となるスキャンＦＦの値設定の模式図である。メモリのアドレスＡＤ［ｍ：０］には、組合せ回路８２がそれぞれ接続されており、メモリ回路を順序回路（仮想的なＦＦ４０）としてテストする。テスト中は、仮想的なＦＦ４０とするためにアドレスＡＤ［ｍ：０］が固定値となるように、組合せ回路８２の論理を考慮してスキャンＦＦ４２の値を設定し、更に組合せ回路８３の論理を考慮してスキャンＦＦ４３の値を設定するため、膨大なスキャンＦＦを設定する必要がある。また、スキャンＦＦ４２、４３は、他のメモリのアドレスや、データ入力ＤＩ［ｎ：０］にも論理伝播している場合も考えられ、一度にテストできる組合せ回路（第１のユーザ回路９ａ又は第２のユーザ回路９ｂ）がさらに大きく制限され、１パタンで同時に検出できる故障はごく僅かとなってしまうため、スキャンＦＦのみの回路と比較して非常に多くのテストパタンが必要とされ、テスト時間も膨大となる。
そこで、メモリの周辺回路に対する遅延故障テストに要する時間を削減することが課題となる。本発明の目的は、かかる課題を解決するスキャンテスト回路及びスキャンテスト方法を提供することにある。
第１の視点に係るスキャンテスト回路は、
複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト回路であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現するテスト優先制御回路を備え、
前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に備えている。
複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト回路であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現するテスト優先制御回路を備え、
前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に備えている。
第２の視点に係るスキャンテスト方法は、
複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト方法であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現する工程と、
前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に設けられたテストポイント回路に含まれるスキャンフリップフロップと、前記第１の周辺回路の入力に接続されたスキャンフリップフロップと、前記第２の周辺回路の出力に接続されたスキャンフリップフロップとによって、前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストを行う工程とを含む。
複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト方法であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現する工程と、
前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に設けられたテストポイント回路に含まれるスキャンフリップフロップと、前記第１の周辺回路の入力に接続されたスキャンフリップフロップと、前記第２の周辺回路の出力に接続されたスキャンフリップフロップとによって、前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストを行う工程とを含む。
本発明に係るスキャンテスト回路及びスキャンテスト方法によると、メモリの周辺回路に対する遅延故障テストに要する時間を削減することができる。
第１の展開形態のスキャンテスト回路は、上記第１の視点に係るスキャンテスト回路であることが好ましい。
第２の展開形態のスキャンテスト回路は、前記テストポイント回路が、前記メモリに対する制御信号を受信することが好ましい。
第３の展開形態のスキャンテスト回路は、前記制御信号が、前記メモリに対するイネーブル信号であってもよい。
第４の展開形態のスキャンテスト回路は、前記制御信号が、前記メモリに対するアドレス信号であってもよい。
第５の展開形態の半導体集積回路装置は、前記スキャンテスト回路を備えていることが好ましい。
第６の展開形態のスキャンテスト回路は、上記第１の視点に係るスキャンテスト回路であることが好ましい。
第７の展開形態のスキャンテスト方法は、前記スキャンテストが、組合せ回路のアルゴリズムで作成されたテストパタンを用いて行われることが好ましい。
第８の展開形態のスキャンテスト方法は、前記スキャンテストが、前記メモリのアドレスを固定することなく行われることが好ましい。
本発明に係るスキャンテスト回路及びスキャンテスト方法によると、メモリ周辺回路の遅延故障テストにおいて、メモリ回路を用いずにテストポイント回路に設けられたスキャンＦＦを用いることから、順序回路のアルゴリズムを用いる必要がなく、メモリ回路のメモリのアドレスを固定する必要もない。したがって、１パタンで多くの故障を検出できるパタンを生成することができ、遅延故障テストに要する時間を削減することができる。
（実施形態１）
本発明の第１の実施形態に係るスキャンテスト回路について図面を参照して説明する。図１は、本発明の実施形態１のスキャンテスト回路を含むＬＳＩの構成図である。図１を参照すると、ＬＳＩは、組合せ回路８０、８１、スキャンＦＦ３０〜３７、リペア機能付きメモリ５９０、テスト優先制御回路２００、リペア制御回路６００を有する。
本発明の第１の実施形態に係るスキャンテスト回路について図面を参照して説明する。図１は、本発明の実施形態１のスキャンテスト回路を含むＬＳＩの構成図である。図１を参照すると、ＬＳＩは、組合せ回路８０、８１、スキャンＦＦ３０〜３７、リペア機能付きメモリ５９０、テスト優先制御回路２００、リペア制御回路６００を有する。
スキャンＦＦ３０〜３３のデータ出力は、それぞれ組合せ回路８０の第１〜第４入力に接続されている。組合せ回路８０の第１〜第４出力は、それぞれリペア機能付きメモリ５９０の入力ＵＤＩ０〜ＵＤＩ３に接続されている。リペア機能付きメモリ５９０の出力ＵＤＯ０〜ＵＤＯ３は、それぞれ組合せ回路８１の第１〜第４入力に接続されている。組合せ回路８１の第１〜第４出力は、それぞれスキャンＦＦ３４〜３７のデータ入力に接続されている。リペア制御回路６００の第１〜第３出力は、テスト優先制御回路２００の第１〜第３入力にそれぞれ接続されている。制御信号ＳＭＯＤＥは、テスト優先制御回路２００の第４入力に接続されている。テスト優先制御回路２００の第１〜第３出力は、それぞれリペア機能付きメモリ５９０のＲ０〜Ｒ２入力に接続されている。
リペア機能付きメモリ５９０は、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨ、メモリコア５９を有する。メモリコア５９は、テストポイント回路２０〜２５、予備メモリセル列５００、５３０、メモリセル列５１０、５２０、５４０、５５０、ＭＵＸ７０〜７５を有する。
図２は、テストポイント回路２０の詳細を示す。なお、テストポイント回路２１〜２５の構成は、テストポイント回路２０の構成と同一である。図２を参照すると、テストポイント回路２０〜２５は、スキャンＦＦ３８、ＭＵＸ６６を有する。
図２を参照すると、テストポイント回路２０〜２５の入力ＳＩＮは、それぞれのスキャンＦＦ３８の入力ＳＩＮに接続されている。テストポイント回路２０〜２５のデータ入力は、それぞれのスキャンＦＦ３８のデータ入力とＭＵＸ６６の第１入力に接続されている。スキャンＦＦ３８のデータ出力は、ＭＵＸ６６の第２入力に接続されている。スキャンＦＦ３８の出力ＳＯＴは、それぞれのテストポイント回路２０〜２５の出力ＳＯＴに接続されている。ＭＵＸ６６の出力は、それぞれのテストポイント回路２０〜２５のデータ出力に接続されている。
図３は、テスト優先制御回路２００の詳細を示す。図３を参照すると、テスト優先制御回路２００は、スキャンＦＦ２５２、ＭＵＸ ４００〜４０２を有する。図３を参照すると、テスト優先制御回路２００の第１〜第３入力は、それぞれＭＵＸ４００〜４０２の第１入力に接続されている。スキャンＦＦ２５２のデータ出力は、スキャンＦＦ２５２のデータ入力と、ＭＵＸ４００〜４０２の第２入力に接続されている。テスト優先制御回路２００の第４入力は、ＭＵＸ４００〜４０２のセレクト入力に接続されている。ＭＵＸ４００〜４０２の出力は、それぞれテスト優先制御回路２００の第１〜第３出力に接続されている。
図１を参照すると、リペア機能付きメモリ５９０の入力ＵＤＩ０、ＵＤＩ１は、それぞれ入力下位ビット切替回路ＭＵＸ＿ＩＬの第１入力と第２入力に接続されている。リペア機能付きメモリ５９０の入力ＵＤＩ２、ＵＤＩ３は、それぞれ入力上位ビット切替回路ＭＵＸ＿ＩＨの第１入力と第２入力に接続されている。リペア機能付きメモリ５９０の入力ＵＳＩＮは、メモリコア５９の入力ＳＩＮに接続されている。
リペア機能付きメモリ５９０の入力Ｒ０〜Ｒ２は、入力下位ビット切替回路ＭＵＸ＿ＩＬと入力上位ビット切替回路ＭＵＸ＿ＩＨと出力下位ビット切替回路ＭＵＸ＿ＯＬと出力上位ビット切替回路ＭＵＸ＿ＯＨの第１〜第３のセレクタ入力にそれぞれ接続されている。入力下位ビット切替回路ＭＵＸ＿ＩＬの第１〜第３の出力は、それぞれメモリコア５９のＤＩ０〜ＤＩ２に接続されている。入力上位ビット切替回路ＭＵＸ＿ＩＨの第１〜第３の出力は、それぞれメモリコア５９のＤＩ３〜ＤＩ５に接続されている。
メモリコア５９の出力ＤＯ０〜ＤＯ２は、それぞれ出力下位ビット切替回路ＭＵＸ＿ＯＬの第１〜第３のデータ入力に接続されている。メモリコア５９の出力ＤＯ３〜ＤＯ５は、それぞれ出力上位ビット切替回路ＭＵＸ＿ＯＨの第１〜第３のデータ入力に接続されている。メモリコア５９の出力ＳＯＴは、リペア機能付きメモリ５９０の出力ＵＳＯＴに接続されている。
出力下位ビット切替回路ＭＵＸ＿ＯＬの第１、第２の出力は、それぞれ、リペア機能付きメモリ５９０の出力ＵＤＯ０、ＵＤＯ１に接続されている。出力上位ビット切替回路ＭＵＸ＿ＯＨの第１、第２の出力は、それぞれ、リペア機能付きメモリ５９０の出力ＵＤＯ２、ＵＤＯ３に接続されている。
メモリコア５９の入力ＤＩ０〜ＤＩ５は、それぞれ、テストポイント回路２０から２５のデータ入力に接続されている。メモリコア５９の入力ＳＩＮは、テストポイント回路２０の入力ＳＩＮに接続されている。
テストポイント回路２０のデータ出力は、予備メモリセル列５００の入力とＭＵＸ７０の第１の入力に接続されている。テストポイント回路２１又は２２のデータ出力は、メモリセル列５１０又は５２０の入力とＭＵＸ７１又は７２の第１の入力に接続されている。テストポイント回路２３のデータ出力は、予備メモリセル列５３０の入力とＭＵＸ７３の第１の入力に接続されている。テストポイント回路２４又は２５のデータ出力は、メモリセル列５４０又は５５０の入力とＭＵＸ７４又は７５の第１の入力に接続されている。
テストポイント回路２０〜２４の出力ＳＯＴは、それぞれ、テストポイント回路２１〜２５の入力ＳＩＮに接続されている。テストポイント回路２５の出力ＳＯＴは、メモリコア５９の出力ＳＯＴに接続されている。
予備メモリセル列５００の出力は、ＭＵＸ７０の第２入力に接続されている。メモリセル列５１０又は５２０の出力は、ＭＵＸ７１又は７２の第２入力に接続されている。予備メモリセル列５３０の出力は、ＭＵＸ７３の第２入力に接続されている。メモリセル列５４０又は５５０の出力は、ＭＵＸ７４又は７５の第２入力に接続されている。ＭＵＸ７０〜７５の出力は、それぞれメモリコア５９の出力ＤＯ０〜ＤＯ５に接続されている。
なお、図１は、テスト優先制御回路２００のスキャンＦＦ２５２、スキャンＦＦ３０〜３７のＳＩＮ入力、ＳＯＴ入力は、スキャン回路としてシリアル接続されて（スキャン・チェーンを構成して）いるが、図示を省略している。同様に、スキャンＦＦ２５２、スキャンＦＦ３０〜３８のクロック入力への接続、並びに、入力ＳＩＮとデータ入力を切り替えるスキャンモード入力及び、メモリコア５９のアドレス入力や、クロック入力なども、図示を省略している。
テストポイント回路２０〜２５のＭＵＸ６６の制御入力は、通常動作時はＭＵＸ６６の第１の入力を選択しデータ入力をデータ出力に出力し、スキャンパス動作時はＭＵＸ６６の第２の入力を選択しスキャンＦＦ３８をデータ出力に出力する、通常動作/スキャン動作切替入力（非図示）が接続されている。
図１〜図３を参照して、テスト優先制御回路２００、テストポイント回路２０〜２５の動作を説明する。
テストポイント回路２０〜２５のＭＵＸ６６の制御入力に接続しているＬＳＩの通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定すると（ここでは“１”とする）、テストポイント回路２０〜２５に内在するＭＵＸ６６は、スキャンＦＦ３８の出力をデータ出力に出力し、ＭＵＸ７０〜７５は、それぞれテストポイント回路２０〜２５の出力をメモリコア５９の出力ＤＯ０〜ＤＯ５に出力する。
テスト優先制御回路２００は、制御信号ＳＭＯＤＥにより、通常動作（ここでは“０”とする）ではリペア制御回路６００の出力をリペア機能付きメモリ５９０の入力Ｒ０〜Ｒ２に出力し、メモリ周辺回路のテスト動作（ここでは“１”とする）では、テスト優先制御回路２００内のスキャンＦＦ２５２の出力をリペア機能付きメモリ５９０の入力Ｒ０〜Ｒ２に出力するように、ＭＵＸ４００〜４０２を制御する。
ＬＳＩの通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定すると（ここでは“１”とする）、スキャンモード入力（図示せず）で、スキャンのシフト動作に設定すると、スキャンＦＦ２５２に任意の値を設定することができ、更にスキャン動作モード中に、制御信号ＳＭＯＤＥをメモリ周辺回路のテスト動作（ここでは“１”）に設定すると、スキャンＦＦ２５２の出力が、リペア機能付きメモリ５９０の入力Ｒ０〜Ｒ２に出力され、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨを、リペアで取りうる全組合せの最上位（ここではスキャンＦＦ２５２が“１”）と最下位（ここではスキャンＦＦ２５２が“０”）のいずれかの状態に制御できる。
次に、本発明のテスト手法の手順について以下に説明する。
先ず、スキャンパタン生成の手順を説明する。本発明のリペア機能を搭載したメモリとメモリ回路周辺のテストは、図４に示す既知の手順で、予めメモリ回路周辺テスト用のスキャンパタンを生成し、そのスキャンパタンを用いて、図５に示す手順でテストを実施する。
１）縮退パタン生成（ステップＳ１）
メモリ周辺回路の縮退故障テストを行うためのスキャンパタン（縮退パタン）を生成する。ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続する。通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定し、図３に示すテスト優先制御回路２００のＭＵＸ４００、４０１、４０２は、スキャンＦＦ２５２を選択する（ここでは“１”とする）制御信号ＳＭＯＤＥ＝“１”に設定し、さらに、ＭＵＸ７０〜７５（制御信号並びに制御信号生成回路は図示せず）は、メモリセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０を迂回する経路を選択してメモリセル列を論理的に切り離し、それぞれテストポイント回路２０〜２５の出力をメモリコア５９の出力ＤＯ０〜ＤＯ５に出力する論理に設定する。この状態で、組合せ回路８０〜８１に対し、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨ、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて縮退故障を検出するスキャンパタンを生成する。
メモリ周辺回路の縮退故障テストを行うためのスキャンパタン（縮退パタン）を生成する。ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続する。通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定し、図３に示すテスト優先制御回路２００のＭＵＸ４００、４０１、４０２は、スキャンＦＦ２５２を選択する（ここでは“１”とする）制御信号ＳＭＯＤＥ＝“１”に設定し、さらに、ＭＵＸ７０〜７５（制御信号並びに制御信号生成回路は図示せず）は、メモリセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０を迂回する経路を選択してメモリセル列を論理的に切り離し、それぞれテストポイント回路２０〜２５の出力をメモリコア５９の出力ＤＯ０〜ＤＯ５に出力する論理に設定する。この状態で、組合せ回路８０〜８１に対し、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨ、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて縮退故障を検出するスキャンパタンを生成する。
２）第１遅延パタン生成（ステップＳ２）
メモリ周辺回路の遅延故障テストを行うためのスキャンパタンをリペアで取りうる全組合せの最上位の状態で生成する。ステップＳ１と同様に、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続し、更にリペアで取りうる全組合せの最上位（スキャンＦＦ２５２が“１”）の状態で行うため、スキャンパタンの設計支援ツールに、スキャンＦＦ２５２は、必ず“１”とする設定を行う。この状態で、組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨに対し、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて遅延故障を検出するスキャンパタンを生成する。
メモリ周辺回路の遅延故障テストを行うためのスキャンパタンをリペアで取りうる全組合せの最上位の状態で生成する。ステップＳ１と同様に、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続し、更にリペアで取りうる全組合せの最上位（スキャンＦＦ２５２が“１”）の状態で行うため、スキャンパタンの設計支援ツールに、スキャンＦＦ２５２は、必ず“１”とする設定を行う。この状態で、組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨに対し、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて遅延故障を検出するスキャンパタンを生成する。
３）第２遅延パタン生成（ステップＳ３）
メモリ周辺回路の遅延故障テストを行うためのスキャンパタンをリペアで取りうる全組合せの最下位の状態で生成する。ステップＳ１と同様に、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続し、さらに、リペアで取りうる全組合せの最下位（スキャンＦＦ２５２が“０”）の状態で行うため、スキャンパタンの設計支援ツールに、スキャンＦＦ２５２は、必ず“０”とする設定を行う。この状態で、組合せ回路８０〜８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨに対し、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて遅延故障を検出するスキャンパタンを生成する。
メモリ周辺回路の遅延故障テストを行うためのスキャンパタンをリペアで取りうる全組合せの最下位の状態で生成する。ステップＳ１と同様に、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続し、さらに、リペアで取りうる全組合せの最下位（スキャンＦＦ２５２が“０”）の状態で行うため、スキャンパタンの設計支援ツールに、スキャンＦＦ２５２は、必ず“０”とする設定を行う。この状態で、組合せ回路８０〜８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨに対し、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用いて遅延故障を検出するスキャンパタンを生成する。
図５に示したメモリ回路及びメモリ周辺回路のテスト方法の手順について、図６及び図８を参照し、詳細に説明する。図５は、図１に示す実施形態１のスキャンテスト回路による、メモリテスト及びその周辺回路のテスト方法を示すフローチャートである。図６は、図５のメモリ周辺テストであるステップＳ１１の詳細を示すフローチャートである。図８は、図１の予備メモリセル列５００、５３０を用いて不良セル５１、５５をリペア（故障セル救済）後のスキャンテスト回路を含むＬＳＩの全体を示す構成図である。
１）メモリ周辺テスト（ステップＳ１１）
メモリ周辺回路のテストを実施する。ステップＳ１１の詳細は、図６を参照して以下に説明する
メモリ周辺回路のテストを実施する。ステップＳ１１の詳細は、図６を参照して以下に説明する
１−１）スキャンモード設定（ステップＳ２１）
メモリ周辺回路のテストを行うため、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続する。通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定し、図３に示したテスト優先制御回路２００のＭＵＸ４００、４０１、４０２は、スキャンＦＦ２５２を選択する（ここでは“１”とする）制御信号ＳＭＯＤＥ＝“１”に設定し、さらに、ＭＵＸ７０〜７５（制御信号及び制御信号生成回路は図示せず）は、メモリセルのセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０を迂回する経路を選択してメモリセル列を論理的に切り離し、それぞれテストポイント回路２０〜２５の出力をメモリコア５９の出力ＤＯ０〜ＤＯ５に出力する。
メモリ周辺回路のテストを行うため、ＬＳＩをスキャンパスの動作モードに設定し、かつ、メモリセル列、予備メモリセル列を論理的に切り離す迂回経路を接続する。通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定し、図３に示したテスト優先制御回路２００のＭＵＸ４００、４０１、４０２は、スキャンＦＦ２５２を選択する（ここでは“１”とする）制御信号ＳＭＯＤＥ＝“１”に設定し、さらに、ＭＵＸ７０〜７５（制御信号及び制御信号生成回路は図示せず）は、メモリセルのセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０を迂回する経路を選択してメモリセル列を論理的に切り離し、それぞれテストポイント回路２０〜２５の出力をメモリコア５９の出力ＤＯ０〜ＤＯ５に出力する。
１−２）縮退スキャンテスト（ステップＳ２２）
組合せ回路８０、８１の縮退故障テストを、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨ、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ１で生成したスキャンパタンでテストする。テスト優先制御回路２００は、内在するスキャンＦＦ２５２に予め自動生成されたスキャンパタンが設定する値により、リペアで取りうる全組合せの最上位（ここではスキャンＦＦ２５２が“１”）と最下位（ここではスキャンＦＦ２５２が“０”）の構成に入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨを任意に切り替えてテストを行う。
組合せ回路８０、８１の縮退故障テストを、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨ、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ１で生成したスキャンパタンでテストする。テスト優先制御回路２００は、内在するスキャンＦＦ２５２に予め自動生成されたスキャンパタンが設定する値により、リペアで取りうる全組合せの最上位（ここではスキャンＦＦ２５２が“１”）と最下位（ここではスキャンＦＦ２５２が“０”）の構成に入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨを任意に切り替えてテストを行う。
１−３）不良判定（ステップＳ２３）
縮退スキャンテストの結果から不良検出の有無を判定する。不良が検出された場合には、メモリ周辺テストを終了し、図５のステップＳ１２に進み縮退スキャンテストで不良が検出されたことを伝える。不良が検出されなかった場合には、ステップＳ２４に進む。
縮退スキャンテストの結果から不良検出の有無を判定する。不良が検出された場合には、メモリ周辺テストを終了し、図５のステップＳ１２に進み縮退スキャンテストで不良が検出されたことを伝える。不良が検出されなかった場合には、ステップＳ２４に進む。
１−４）第１遅延スキャンテスト（ステップＳ２４）
リペアで取りうる最上位の状態でメモリ周辺回路の遅延故障テストを行う。組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨの遅延スキャンテストを、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ２でスキャンＦＦ２５２の値を“１”に固定して生成したスキャンパタンで、リペアで取りうる全組合せの最上位の状態で行う。
リペアで取りうる最上位の状態でメモリ周辺回路の遅延故障テストを行う。組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨの遅延スキャンテストを、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ２でスキャンＦＦ２５２の値を“１”に固定して生成したスキャンパタンで、リペアで取りうる全組合せの最上位の状態で行う。
１−５）第２遅延スキャンテスト（ステップＳ２５）
リペアで取りうる最下位の状態でメモリ周辺回路の遅延故障テストを行う。組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨの遅延スキャンテストを、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ３でスキャンＦＦ２５２の値を“０”に固定して生成したスキャンパタンで、リペアで取りうる全組合せの最下位の状態で行う。
リペアで取りうる最下位の状態でメモリ周辺回路の遅延故障テストを行う。組合せ回路８０、８１、入力下位ビット切替回路ＭＵＸ＿ＩＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、出力上位ビット切替回路ＭＵＸ＿ＯＨの遅延スキャンテストを、テストポイント回路２０〜２５、スキャンＦＦ３０〜３７を用い、予めステップＳ３でスキャンＦＦ２５２の値を“０”に固定して生成したスキャンパタンで、リペアで取りうる全組合せの最下位の状態で行う。
１−６）不良判定（ステップＳ２６）
ステップＳ２２、ステップＳ２３の結果から不良検出の有無を判定する。不良が検出されたか否かを判定した後、メモリ周辺テストを終了して図５のステップＳ１２に進み、遅延スキャンテストの不良検出の有無を伝える。
ステップＳ２２、ステップＳ２３の結果から不良検出の有無を判定する。不良が検出されたか否かを判定した後、メモリ周辺テストを終了して図５のステップＳ１２に進み、遅延スキャンテストの不良検出の有無を伝える。
２）不良判定（ステップＳ１２）
メモリ周辺テストの結果不良検出の有無を確認し、メモリテストを行うかを決定する。縮退スキャンテスト（ステップＳ２２）、又はステップＳ２４の何れかで不良が検出されていれば、ステップＳ１９に進む。ステップＳ２２、ステップＳ２４共に不良を検出していなければ、ステップＳ１３に進む。
メモリ周辺テストの結果不良検出の有無を確認し、メモリテストを行うかを決定する。縮退スキャンテスト（ステップＳ２２）、又はステップＳ２４の何れかで不良が検出されていれば、ステップＳ１９に進む。ステップＳ２２、ステップＳ２４共に不良を検出していなければ、ステップＳ１３に進む。
３）リペア情報初期値（ステップＳ１３）
図１に示すリペア制御回路６００に設定する初期値与える。リペア制御回路には、一般に例えば配線溶断型のヒューズなどのリペア情報を保持できる素子（非図示）とその値を読み込むヒューズレジスタ（非図示）とを有しているが、この段階では全てのヒューズは溶断されていない状態であり、メモリセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０のいずれを用いるかを設定する必要がある。ＬＳＩをリペア制御回路６００の初期値設定モードにし、メモリセル列５１０、５２０、５４０、５５０を選択する値をＬＳＩテスタ（非図示）からリペア制御回路６００のヒューズレジスタ（図示せず）に入力する。
図１に示すリペア制御回路６００に設定する初期値与える。リペア制御回路には、一般に例えば配線溶断型のヒューズなどのリペア情報を保持できる素子（非図示）とその値を読み込むヒューズレジスタ（非図示）とを有しているが、この段階では全てのヒューズは溶断されていない状態であり、メモリセル列５１０、５２０、５４０、５５０、予備メモリセル列５００、５３０のいずれを用いるかを設定する必要がある。ＬＳＩをリペア制御回路６００の初期値設定モードにし、メモリセル列５１０、５２０、５４０、５５０を選択する値をＬＳＩテスタ（非図示）からリペア制御回路６００のヒューズレジスタ（図示せず）に入力する。
４）リペア制御回路設定（ステップＳ１４）
ステップＳ１３で入力したリペア情報初期値（あるいは、リペア情報生成Ｓ１８で入力したリペア情報値）で、入力下位ビット切替回路ＭＵＸ＿ＩＬ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力上位ビット切替回路ＭＵＸ＿ＯＨを切り替え、メモリ回路として構成するメモリセル列を決定する。例えば、リペア情報初期値を設定した場合、予備メモリセル列５００、５３０は論理的に切り離され、リペア機能付きメモリ５９０内の入力ＵＤＩ０〜ＵＤＩ３と出力ＵＤＯ０〜ＵＤＯ３の間の経路は、それぞれ
ＵＤＩ０→ＤＩ１→メモリセル列５１０→ＤＯ１→ＵＤＯ０、
ＵＤＩ１→ＤＩ２→メモリセル列５２０→ＤＯ２→ＵＤＯ１、
ＵＤＩ２→ＤＩ４→メモリセル列５４０→ＤＯ４→ＵＤＯ２、
ＵＤＩ３→ＤＩ５→メモリセル列５５０→ＤＯ５→ＵＤＯ３、
となる。
ステップＳ１３で入力したリペア情報初期値（あるいは、リペア情報生成Ｓ１８で入力したリペア情報値）で、入力下位ビット切替回路ＭＵＸ＿ＩＬ、出力下位ビット切替回路ＭＵＸ＿ＯＬ、入力上位ビット切替回路ＭＵＸ＿ＩＨ、出力上位ビット切替回路ＭＵＸ＿ＯＨを切り替え、メモリ回路として構成するメモリセル列を決定する。例えば、リペア情報初期値を設定した場合、予備メモリセル列５００、５３０は論理的に切り離され、リペア機能付きメモリ５９０内の入力ＵＤＩ０〜ＵＤＩ３と出力ＵＤＯ０〜ＵＤＯ３の間の経路は、それぞれ
ＵＤＩ０→ＤＩ１→メモリセル列５１０→ＤＯ１→ＵＤＯ０、
ＵＤＩ１→ＤＩ２→メモリセル列５２０→ＤＯ２→ＵＤＯ１、
ＵＤＩ２→ＤＩ４→メモリセル列５４０→ＤＯ４→ＵＤＯ２、
ＵＤＩ３→ＤＩ５→メモリセル列５５０→ＤＯ５→ＵＤＯ３、
となる。
５）メモリテスト（ステップＳ１５）
リペア機能付きメモリ５９０のメモリ回路、すなわち、メモリセルのテストを行う。メモリセルのテストは、例えば、ＢＩＳＴ回路（非図示）を用いて行う。
リペア機能付きメモリ５９０のメモリ回路、すなわち、メモリセルのテストを行う。メモリセルのテストは、例えば、ＢＩＳＴ回路（非図示）を用いて行う。
６）不良判定（ステップＳ１６）
メモリテストの結果を判定する。不良メモリセルが検出されなかった場合には（ステップＳ１６の無）、ステップＳ１９に進み、不良メモリセルが検出された場合には（ステップＳ１６の有）、ステップＳ１７に進む。図７は、不良メモリセルが検出された一例を示す、図７は、本発明の実施形態１の不良メモリセルを含む構成図であり、メモリ回路のテストを行った結果、不良メモリセル５１、５５を検出した状態である。実施形態１では、図７に示すように不良メモリセル５１、５５を検出したとする。
メモリテストの結果を判定する。不良メモリセルが検出されなかった場合には（ステップＳ１６の無）、ステップＳ１９に進み、不良メモリセルが検出された場合には（ステップＳ１６の有）、ステップＳ１７に進む。図７は、不良メモリセルが検出された一例を示す、図７は、本発明の実施形態１の不良メモリセルを含む構成図であり、メモリ回路のテストを行った結果、不良メモリセル５１、５５を検出した状態である。実施形態１では、図７に示すように不良メモリセル５１、５５を検出したとする。
７）リペア（ステップＳ１７）
リペアを実施すべきか判定する。すでにリペアを実施しているか否かをチェックし、リペア済みである場合には（ステップＳ１７の済）、ステップＳ１９に進む。リペアが未だ行われていない場合には（ステップＳ１７の未）、ステップＳ１８に進む。
リペアを実施すべきか判定する。すでにリペアを実施しているか否かをチェックし、リペア済みである場合には（ステップＳ１７の済）、ステップＳ１９に進む。リペアが未だ行われていない場合には（ステップＳ１７の未）、ステップＳ１８に進む。
８）リペア情報生成（ステップＳ１８）
不良メモリセルを含むメモリセル列を論理的に切り離し、予備メモリセル列を用いてメモリ回路を再構成するリペア制御回路６００に設定するリペア情報値を与える。リペア機能付きメモリ５９０のメモリ回路、すなわち、メモリセルをＢＩＳＴ回路（非図示）でテストした後、ＢＩＳＴ回路の不良セル列情報を保持する不良セル列情報レジスタ（非図示）の値を、ＬＳＩテスタ（非図示）で読み出す。次に、不良メモリセルを含むメモリセル列を論理的に切り離し、予備メモリセル列を用いてメモリ回路を再構成するメモリセル列５２０、５４０、予備メモリセル列５００、５３０を選択するリペア情報値をＬＳＩテスタ（図示せず）で生成し、ＬＳＩをリペア制御回路６００の初期値設定モードにして、ＬＳＩテスタ（図示せず）からリペア制御回路６００のヒューズレジスタ（非図示）に入力し、ステップＳ１４に戻る。
不良メモリセルを含むメモリセル列を論理的に切り離し、予備メモリセル列を用いてメモリ回路を再構成するリペア制御回路６００に設定するリペア情報値を与える。リペア機能付きメモリ５９０のメモリ回路、すなわち、メモリセルをＢＩＳＴ回路（非図示）でテストした後、ＢＩＳＴ回路の不良セル列情報を保持する不良セル列情報レジスタ（非図示）の値を、ＬＳＩテスタ（非図示）で読み出す。次に、不良メモリセルを含むメモリセル列を論理的に切り離し、予備メモリセル列を用いてメモリ回路を再構成するメモリセル列５２０、５４０、予備メモリセル列５００、５３０を選択するリペア情報値をＬＳＩテスタ（図示せず）で生成し、ＬＳＩをリペア制御回路６００の初期値設定モードにして、ＬＳＩテスタ（図示せず）からリペア制御回路６００のヒューズレジスタ（非図示）に入力し、ステップＳ１４に戻る。
９）テスト結果判定（ステップＳ１９）
メモリ回路及びメモリ周辺回路のテスト結果を判定する。ステップＳ１６において不良メモリセルが検出されなかったため、メモリは良品と判定され、ステップＳ１７でリペア済みであった場合には、メモリは不良品と判定される。
メモリ回路及びメモリ周辺回路のテスト結果を判定する。ステップＳ１６において不良メモリセルが検出されなかったため、メモリは良品と判定され、ステップＳ１７でリペア済みであった場合には、メモリは不良品と判定される。
実施形態１においては、リペアで取りうるすべての組合せのうちの最上位と最下位の２つの組合せを選択した。なお、リペアで取りうる全組合せから選択する組合せは、最上位と最下位の２つの組合せ以外に、以下の組み合わせとしてもよい。
すなわち、入力下位ビット切り替え回路ＭＵＸ_ＩＬの第１の入力を第１の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第１の入力を第１の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＬの第１の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第２の入力を第１の出力に接続した状態とで、各々少なくとも１回テストし、
入力下位ビット切り替え回路ＭＵＸ_ＩＬの第２の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第２の入力を第２の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＬの第２の入力を第３の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第３の入力を第２の出力に接続した状態とで、各々少なくとも１回テストし、
入力下位ビット切り替え回路ＭＵＸ_ＩＨの第１の入力を第１の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第１の入力を第１の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＨの第１の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第２の入力を第１の出力に接続した状態とで、各々少なくとも１回テストし、
入力下位ビット切り替え回路ＭＵＸ_ＩＨの第２の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第２の入力を第２の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＨの第２の入力を第３の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第３の入力を第２の出力に接続した状態とで、各々少なくとも１回テストすることができる組合せであればよい。
入力下位ビット切り替え回路ＭＵＸ_ＩＬの第２の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第２の入力を第２の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＬの第２の入力を第３の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＬの第３の入力を第２の出力に接続した状態とで、各々少なくとも１回テストし、
入力下位ビット切り替え回路ＭＵＸ_ＩＨの第１の入力を第１の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第１の入力を第１の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＨの第１の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第２の入力を第１の出力に接続した状態とで、各々少なくとも１回テストし、
入力下位ビット切り替え回路ＭＵＸ_ＩＨの第２の入力を第２の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第２の入力を第２の出力に接続した状態と、入力下位ビット切り替え回路ＭＵＸ_ＩＨの第２の入力を第３の出力に接続し、出力下位ビット切替回路ＭＵＸ＿ＯＨの第３の入力を第２の出力に接続した状態とで、各々少なくとも１回テストすることができる組合せであればよい。
換言すると、入力下位ビット切替回路ＭＵＸ＿ＩＬと、入力上位ビット切替回路ＭＵＸ＿ＩＨと、出力下位ビット切替回路ＭＵＸ＿ＯＬと、出力上位ビット切替回路ＭＵＸ＿ＯＨが、上記の可能な接続状態を各々少なくとも１回テストすることができる他の組合せであってもよい。
本実施形態のメモリ周辺回路の遅延故障テストによると、メモリ回路を用いることなく、テストポイント回路に設けられたスキャンＦＦを用いるため、順序回路のアルゴリズムを用いることなく、メモリ回路のメモリのアドレスを固定することなく、１パタンで多くの故障を検出できるパタンを生成することができる。したがって、本実施形態によると、メモリ周辺回路の遅延故障テストに要する時間を削減することができる。
（実施形態２）
本発明の第２の実施形態に係るスキャンテスト回路について図面を参照して説明する。
本発明の第２の実施形態に係るスキャンテスト回路について図面を参照して説明する。
実施形態１に係るスキャンテスト回路は、メモリ回路のデータ入力とデータ出力に接続されたメモリ周辺回路をテストする場合のスキャンテスト回路である。実際には、イネーブル信号及びアドレス信号のようにメモリ回路に入力される各種の制御信号に接続されるメモリ周辺回路もスキャンテストの対象となる。
本実施形態のスキャンテスト回路は、メモリ回路のデータ入力とデータ出力以外の制御信号の入力に接続されたメモリ周辺回路のスキャンテストを実施するスキャンテスト回路である。
図９は、本実施形態のスキャンテスト回路を含むＬＳＩの全体を示す構成図である。図９を参照すると、イネーブル（メモリの読み書き動作可能／論理保持、又は所定の出力値固定で停止の制御）入力を有するスキャンテスト回路を含むＬＳＩの全体が示されている。構図１０は、本実施形態のテストポイント回路の構成を一例として示す図である。
図９を参照すると、図１のリペア機能付きメモリ５９０とメモリコア５９に対し、それぞれ、組合せ回路８４の第５の出力に接続されたイネーブル入力ＵＥＮを追加したリペア機能付きメモリ５８０とイネーブル入力ＥＮを追加したメモリコア５８が対応する。イネーブル入力ＥＮはテストポイント回路２６のデータ入力に接続され、テストポイント回路２６のデータ出力はメモリコア５９内の各論理に接続され（非図示）、テストポイント回路２５の出力ＳＯＴはテストポイント回路２６の入力ＳＩＮに接続され、テストポイント回路２６の出力ＳＯＴはメモリコア５８の出力ＳＯＴに接続されている。これ以外の構成は、実施形態１における構成と同様である。
図１０のＭＵＸ６７は、図２のＭＵＸ６６の第２の入力をメモリ回路が正常に読み書きできる固定論理値（ここでは“１”）を入力した回路であり、その他の構成は実施形態１における構成と同様である。
テストポイント回路２６のＭＵＸ６７の制御入力に接続されているＬＳＩの通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定すると（ここでは“１”とする）、ＭＵＸ６７は、第２の入力のメモリ回路が正常に読み書きできる固定論理値（ここでは“１”）をデータ出力に出力する。
スキャンモード入力（非図示）で、スキャンのキャプチャ動作に設定し、イネーブル入力ＥＮに接続したテストポイント回路２６を用いて、イネーブル入力に伝播するメモリ周辺回路の出力値をテストポイント回路２６内のスキャンＦＦ３８で読み込む。
本実施形態においては、テストポイント回路２６をイネーブル入力ＥＮに接続し、テスト中の少なくともスキャンパスのキャプチャ動作時は、メモリ回路には正常に読み書き動作ができる状態にするイネーブル論理値を出力し、イネーブル入力ＥＮに伝播するメモリ周辺回路（組合せ回路８４）の出力値をテストポイント回路２６内のスキャンＦＦ３８で読み込む動作を行う。これにより、イネーブルＥＮに接続されたメモリ周辺回路（組合せ回路８４）の遅延故障テストを行うことができる。
（実施形態３）
本発明の第３の実施形態に係るスキャンテスト回路について図面を参照して説明する。
本発明の第３の実施形態に係るスキャンテスト回路について図面を参照して説明する。
図１１は、本実施形態のスキャンテスト回路を含むＬＳＩの全体を示す構成を一例として示す図である。図１２は、本実施形態３のテストポイント回路２７の構成を一例として示す図である。図１３は、本実施形態３のテストポイント回路２８の構成を一例として示す図である。
図１１を参照すると、図９のメモリコア５８に対応するメモリコア５７において、図９のテストポイント回路２２とテストポイント回路２３に対してテストポイント回路２７が対応し、図９のテストポイント回路２５とテストポイント回路２６に対してテストポイント回路２８が対応している。これら以外の構成は、実施形態２における構成と同様である。
図１２を参照すると、テストポイント回路２７の第１のデータ入力Ａは、ＮＯＲ９０の第１の入力とＭＵＸ６６の第１の入力に接続されている。テストポイント回路２７の第２のデータ入力Ｂは、ＮＯＲ９０の第２の入力とＭＵＸ６７の第１の入力に接続されている。テストポイント回路２７の入力ＳＩＮは、スキャンＦＦ３９の入力ＳＩＮに接続されている。ＮＯＲ９０の出力は、スキャンＦＦ３９のデータ入力に接続されている。スキャンＦＦ３９の出力ＳＯＴは、テストポイント回路２７の出力ＳＯＴに接続されている。スキャンＦＦ３９のデータ出力は、ＭＵＸ６６〜６７の第２の入力に接続されている。ＭＵＸ６６〜６７の出力は、それぞれテストポイント回路２７の第１のデータ出力Ｃと第２のデータ出力Ｄに接続されている。
図１３を参照すると、テストポイント回路２８の第１のデータ入力Ａは、ＮＯＲ９０の第１の入力とＭＵＸ６６の第１の入力に接続されている。テストポイント回路２８の第２のデータ入力Ｂは、ＮＯＲ９０の第２の入力とＭＵＸ６７の第１の入力に接続されている。テストポイント回路２８の入力ＳＩＮは、スキャンＦＦ３９の入力ＳＩＮに接続されている。ＮＯＲ９０の出力は、スキャンＦＦ３９のデータ入力に接続されている。スキャンＦＦ３９の出力ＳＯＴは、テストポイント回路２８の出力ＳＯＴに接続されている。スキャンＦＦ３９のデータ出力は、ＭＵＸ６６の第２の入力に接続されている。ＭＵＸ６７の第２の入力は、メモリ回路が正常に読み書きできる固定論理値（ここでは“１”）を入力する。ＭＵＸ６６〜６７の出力は、それぞれテストポイント回路２８の第１のデータ出力Ｃと第２のデータ出力Ｄに接続されている。
なお、スキャンＦＦ３９のクロック入力への接続、並びに、入力ＳＩＮとデータ入力を切り替えるスキャンモード入力、及び、テストポイント回路２７〜２８のＭＵＸ６６〜６７の制御入力として、通常動作時は、ＭＵＸ６６〜６７の第１の入力を選択してデータ入力をデータ出力に出力し、スキャンパス動作時は、ＭＵＸ６６〜６７の第２の入力を選択してスキャンＦＦ３９の出力又はメモリ回路が正常に読み書きできる固定論理値（ここでは“１”）をデータ出力に出力する、通常動作/スキャン動作切替入力（非図示）が接続されている。
図１２に示したテストポイント回路２７のＭＵＸ６０、６１の制御入力に接続されているＬＳＩの通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定すると（ここでは“１”とする）、テストポイント回路２７のＭＵＸ６０、６１は、スキャンＦＦ３９の出力をそれぞれ第１、第２のデータ出力に出力し、スキャンＦＦ３９は、スキャンモード入力（非図示）で、スキャンのシフト動作に設定すると、シフト動作により任意の値を設定することができ、スキャンのキャプチャ動作に設定すると、第１、第２のデータ入力の入力値をＮＯＲ９０で論理演算したＮＯＲ９０の出力を読み込む。
図１３に示したテストポイント回路２８のＭＵＸ６０、６１の制御入力に接続されているＬＳＩの通常動作/スキャン動作切替入力（非図示）をスキャンの動作モードに設定すると（ここでは“１”とする）、テストポイント回路２８のＭＵＸ６０は、スキャンＦＦ３９の出力を第１のデータ出力に出力し、テストポイント回路２８のＭＵＸ６２は、第２の入力のメモリ回路が正常に読み書きできる固定論理値（ここでは“１”）を第２のデータ出力に出力し、スキャンＦＦ３９は、スキャンモード入力（図示せず）で、スキャンのシフト動作に設定すると、シフト動作により任意の値を設定することができ、スキャンのキャプチャ動作に設定すると、第１、第２のデータ入力の入力値をＮＯＲ９０で論理演算したＮＯＲ９０の出力を読み込む。
本実施形態においては、一般に、スキャンＦＦと比較してトランジスタ数が５分の１程度で構成されるＮＯＲをテストポイント回路に用いる。これにより、本実施形態３のメモリコア５７に搭載されるテストポイント回路は、実施形態２のメモリコア５８に搭載されるテストポイント回路よりも少ないトランジスタで実現することができる。なお、テストポイント回路２７〜２８のＮＯＲは、ＮＡＮＤ、ＥＸ−ＯＲ、ＥＸ−ＮＯＲ、ＯＲ、ＡＮＤによって構成することもできる。
上記第１乃至第３の実施形態に係るスキャンテスト回路によると、以下の効果がもたらされる。
第１の効果として、リペア機能を有するメモリのメモリ周辺回路の遅延故障テストのテスト時間が削減できる。その理由は、本発明のスキャンテスト回路は、組合せ回路と、スキャンＦＦと、リペア機能付きメモリと、リペア制御回路とを有するＬＳＩにおいて、リペアで取りうる全組合せの最上位と最下位の制御値を出力する少なくとも１つのテスト優先制御回路と、リペア機能付きメモリのメモリコア内に、メモリセル列のデータ入力側にスキャンＦＦとＭＵＸ（セレクタ）を内在する少なくとも１つのテストポイント回路とを有し、メモリ周辺回路の遅延故障テストは、スキャンＦＦとテストポイント回路に内在するスキャンＦＦとを用いて、テスト優先制御回路にて、リペアで取りうる全組合せの最上位と最下位のそれぞれの設定でテストすることにより、メモリ回路を用いずにテストポイント回路のスキャンＦＦを用いることから、順序回路のアルゴリズムを用いずに、且つメモリ回路のメモリのアドレスを固定する必要が無くなり、１パタンで多くの故障を検出できるパタンを生成することができるため、パタン数が少なくなりテスト時間を削減できるからである。
第２の効果として、従来技術では原理的にテスト不能なイネーブル入力に接続しているメモリ周辺回路の遅延故障テストを行うことができる。その理由は、イネーブル入力の出力にテストポイント回路のデータ入力に接続し、テストポイント回路のスキャンＦＦを用いてテストし、かつ、少なくともスキャンパスのキャプチャ動作（スキャンＦＦのデータ入力の値を読み込む）際は、メモリ回路を正常に読み書き動作ができる状態、或いは保持している値を出力できる状態に制御する値をテストポイント回路より出力して、データ入力に接続したテストポイント回路の出力値をメモリ回路の出力に出力できるからである。
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ メモリセル
１ａ 故障セル
２ 冗長セル
３ メモリ回路
４ ヒューズ回路
５ ヒューズレジスタ
６ 縮退故障テスト用レジスタ
７ レジスタ選択回路
８ａ 第１のフリップフロップ
８ｂ 第２のフリップフロップ
９ａ 第１のユーザ回路
９ｂ 第２のユーザ回路
１０ａ 第１の切替回路
１０ｂ 第２の切替回路
１１ メモリ迂回回路
１１ａ 迂回配線
１１ｂ マルチプレクサ
１２ デコード回路
１３ａ〜１３ｆ、１５ａ〜１５ｈ 入力端子
１４ａ〜１４ｃ、１６ａ〜１６ｄ 出力端子
２０〜２８ テストポイント回路
３０〜３９、４２、４３、２５２ スキャンＦＦ
４０ 仮想的なＦＦ
４１ 遅延故障テスト対象パス
５１、５５ 不良メモリセル
５７、５８、５９ メモリコア（テストポイント回路内蔵）
６０〜６２、６６、６７、７０〜７５、４００〜４０２ ＭＵＸ（セレクタ）
８０〜８４ 組合せ回路
９０ ＮＯＲ
１００ 半導体集積回路装置（ＬＳＩ）
２００ テスト優先制御回路
５００、５３０ 予備メモリセル列
５１０、５２０、５４０、５５０ メモリセル列
５８０、５９０ リペア機能付きメモリ（テストポイント回路内蔵）
６００ リペア制御回路
ＭＵＸ＿ＩＬ 入力下位ビット切替回路
ＭＵＸ＿ＩＨ 入力上位ビット切替回路
ＭＵＸ＿ＯＬ 出力下位ビット切替回路
ＭＵＸ＿ＯＨ 出力上位ビット切替回路
ＳＭＯＤＥ 制御信号
１ａ 故障セル
２ 冗長セル
３ メモリ回路
４ ヒューズ回路
５ ヒューズレジスタ
６ 縮退故障テスト用レジスタ
７ レジスタ選択回路
８ａ 第１のフリップフロップ
８ｂ 第２のフリップフロップ
９ａ 第１のユーザ回路
９ｂ 第２のユーザ回路
１０ａ 第１の切替回路
１０ｂ 第２の切替回路
１１ メモリ迂回回路
１１ａ 迂回配線
１１ｂ マルチプレクサ
１２ デコード回路
１３ａ〜１３ｆ、１５ａ〜１５ｈ 入力端子
１４ａ〜１４ｃ、１６ａ〜１６ｄ 出力端子
２０〜２８ テストポイント回路
３０〜３９、４２、４３、２５２ スキャンＦＦ
４０ 仮想的なＦＦ
４１ 遅延故障テスト対象パス
５１、５５ 不良メモリセル
５７、５８、５９ メモリコア（テストポイント回路内蔵）
６０〜６２、６６、６７、７０〜７５、４００〜４０２ ＭＵＸ（セレクタ）
８０〜８４ 組合せ回路
９０ ＮＯＲ
１００ 半導体集積回路装置（ＬＳＩ）
２００ テスト優先制御回路
５００、５３０ 予備メモリセル列
５１０、５２０、５４０、５５０ メモリセル列
５８０、５９０ リペア機能付きメモリ（テストポイント回路内蔵）
６００ リペア制御回路
ＭＵＸ＿ＩＬ 入力下位ビット切替回路
ＭＵＸ＿ＩＨ 入力上位ビット切替回路
ＭＵＸ＿ＯＬ 出力下位ビット切替回路
ＭＵＸ＿ＯＨ 出力上位ビット切替回路
ＳＭＯＤＥ 制御信号
Claims (8)
- 複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト回路であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現するテスト優先制御回路を備え、
前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストに用いられるスキャンフリップフロップを有するテストポイント回路を前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に備えていることを特徴とするスキャンテスト回路。 - 前記テストポイント回路は、前記メモリに対する制御信号を受信することを特徴とする、請求項１に記載のスキャンテスト回路。
- 前記制御信号は、前記メモリに対するイネーブル信号であることを特徴とする、請求項２に記載のスキャンテスト回路。
- 前記制御信号は、前記メモリに対するアドレス信号であることを特徴とする、請求項２に記載のスキャンテスト回路。
- 請求項１乃至４のいずれか１項に記載のスキャンテスト回路を備えていることを特徴とする半導体集積回路装置。
- 複数の第１のメモリセル列と、該複数の第１のメモリセル列のうちの故障したものを置き換えるための第２のメモリセル列と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を入力側に設けられた第１の周辺回路に接続するかを切り替える第１の切替回路と、該複数の第１のメモリセル列と該第２のメモリセル列のうちのいずれのメモリセル列を出力側に設けられた第２の周辺回路に接続するかを切り替える第２の切替回路とを備えたメモリに対するスキャンテスト方法であって、
前記第１の切替回路と前記第２の切替回路を制御して、前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の周辺回路及び前記第２の周辺回路との間で少なくとも２通りの接続方法を実現する工程と、
前記複数の第１のメモリセル列及び前記第２のメモリセル列と前記第１の切替回路との間に設けられたテストポイント回路に含まれるスキャンフリップフロップと、前記第１の周辺回路の入力に接続されたスキャンフリップフロップと、前記第２の周辺回路の出力に接続されたスキャンフリップフロップとによって、前記第１の周辺回路と前記第２の周辺回路の遅延故障に対するスキャンテストを行う工程とを含むことを特徴とするスキャンテスト方法。 - 前記スキャンテストは、組合せ回路のアルゴリズムで作成されたテストパタンを用いて行われることを特徴とする、請求項６に記載のスキャンテスト方法。
- 前記スキャンテストは、前記メモリのアドレスを固定することなく行われることを特徴とする、請求項６又は７に記載のスキャンテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009256491A JP2011099835A (ja) | 2009-11-09 | 2009-11-09 | スキャンテスト回路及びスキャンテスト方法 |
| US12/941,928 US20110113286A1 (en) | 2009-11-09 | 2010-11-08 | Scan test circuit and scan test method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009256491A JP2011099835A (ja) | 2009-11-09 | 2009-11-09 | スキャンテスト回路及びスキャンテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011099835A true JP2011099835A (ja) | 2011-05-19 |
Family
ID=43975046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009256491A Withdrawn JP2011099835A (ja) | 2009-11-09 | 2009-11-09 | スキャンテスト回路及びスキャンテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110113286A1 (ja) |
| JP (1) | JP2011099835A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016173349A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置及び設計装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10168387B2 (en) * | 2012-07-03 | 2019-01-01 | Infineon Technologies Austria Ag | Integrated defect detection and location systems and methods in semiconductor chip devices |
| US11320482B2 (en) * | 2020-02-26 | 2022-05-03 | Silicon Laboratories Inc. | Secure scan entry |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7032146B2 (en) * | 2002-10-29 | 2006-04-18 | International Business Machines Corporation | Boundary scan apparatus and interconnect test method |
| US7441164B2 (en) * | 2002-12-26 | 2008-10-21 | Broadcom Corporation | Memory bypass with support for path delay test |
| US6928377B2 (en) * | 2003-09-09 | 2005-08-09 | International Business Machines Corporation | Self-test architecture to implement data column redundancy in a RAM |
| JP4549701B2 (ja) * | 2004-03-10 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP4782524B2 (ja) * | 2005-09-29 | 2011-09-28 | 株式会社東芝 | 半導体集積回路、設計支援ソフトウェアシステム、および、テストパターン自動生成システム |
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-
2009
- 2009-11-09 JP JP2009256491A patent/JP2011099835A/ja not_active Withdrawn
-
2010
- 2010-11-08 US US12/941,928 patent/US20110113286A1/en not_active Abandoned
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| JP2016173349A (ja) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | 半導体装置及び設計装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110113286A1 (en) | 2011-05-12 |
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