JP2006004509A - 半導体集積回路およびハードマクロ回路 - Google Patents
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Abstract
【課題】 メモリが内蔵されたLSIにおいて、メモリの入力への経路またはメモリの出力からの経路のディレイ故障を検出するディレイテストを実施できるようにする。
【解決手段】 スキャンFF1a〜1mと、セレクタ2a〜2eと、遅延調整回路3a〜3dと、組合せ回路10a〜10cと、メモリ11と、BIST12とを有する。セレクタ2a〜2dからスキャンFF1e〜1hへの経路上に、セレクタ2a〜2dからメモリ11の入力端子への信号遅延時間と、セレクタ2a〜2dからスキャンFF1e〜1hへの信号遅延時間とが同じになるように遅延調整回路3a〜3dを備える。スキャンFF1kからセレクタ2eへの経路上に、メモリデータ出力DOUTからセレクタ2eへの信号遅延時間と、スキャンFF1kの出力からセレクタ2eへの信号遅延時間とが同じになるように遅延調整回路3eを備える。
【選択図】 図1
【解決手段】 スキャンFF1a〜1mと、セレクタ2a〜2eと、遅延調整回路3a〜3dと、組合せ回路10a〜10cと、メモリ11と、BIST12とを有する。セレクタ2a〜2dからスキャンFF1e〜1hへの経路上に、セレクタ2a〜2dからメモリ11の入力端子への信号遅延時間と、セレクタ2a〜2dからスキャンFF1e〜1hへの信号遅延時間とが同じになるように遅延調整回路3a〜3dを備える。スキャンFF1kからセレクタ2eへの経路上に、メモリデータ出力DOUTからセレクタ2eへの信号遅延時間と、スキャンFF1kの出力からセレクタ2eへの信号遅延時間とが同じになるように遅延調整回路3eを備える。
【選択図】 図1
Description
本発明は半導体集積回路およびハードマクロ回路に関し、特に、メモリ回路を含むLSI回路内のパスのディレイ試験を行うようにした半導体集積回路およびハードマクロ回路に関する。
回路内のパスやゲートにディレイ故障が存在していた場合には、この回路を実際の製品に組み込んだ時に動作エラーが発生する。近年のLSIの高速化またプロセスの微細化に伴い、回路内にディレイ故障が発生する割合が急速に高まっている。そこで、内部のディレイ故障を調べるディレイテストが必須なものとなっている。
RAM/ROMなどのメモリが組み込まれているLSIにおいては、線形帰還シフトレジスタ(Linear Feedback Shift Register:以下、「LFSR」と略記する)を基本とするテストパターン発生器と出力応答圧縮器とをLSIに内蔵し、LSIの内部でメモリの自己テストができる組込み自己テスト(Built−in Self Test:以下、「BIST」と略記する)により、メモリの実動作テストを行うことが一般的になっている。しかし、BISTを用いたメモリテストにおいては、メモリ部分が切り出されてテストされているため、メモリへのアクセス経路またはメモリからのデータ出力経路に故障が発生している場合には、動作不具合をおこしてしまう可能性がある。
そこで、実動作時にメモリへのアクセス経路またはメモリからのデータ経路の縮退故障を検出するために、スキャンパスを用いたスキャンテストを行っている。
メモリテストを行うためにBISTおよびメモリへのアクセス経路またはメモリからのデータ経路の縮退故障を検出するためのスキャンFF(フリップフロップ)の構成について、図15を用いて説明する。
メモリテストを行うためにBISTおよびメモリへのアクセス経路またはメモリからのデータ経路の縮退故障を検出するためのスキャンFF(フリップフロップ)の構成について、図15を用いて説明する。
図15は、一般的なBISTを用いたメモリテストを行う半導体集積回路を示す。この半導体集積回路は、スキャンフリップフロップ(以下、「スキャンFF」と略記する)1a〜1mと、セレクタ2a〜2eと、組合せ回路10a〜10cと、メモリ11とから構成されている。組合せ回路10aは、スキャンFF1a〜1dと接続しており、その出力は各セレクタ2a〜2dの入力の1つに接続している。セレクタ2a〜2dの他の入力は、BIST12からのデータ出力が接続している。セレクタ2a〜2dの出力は、メモリ11に接続するとともに、スキャンFF1e〜1hの入力に接続している。組合せ回路10bの出力はスキャンFF1kに接続しており、スキャンFF1kの出力はセレクタ2eの入力の1つに接続している。メモリ11のデータ出力は、セレクタ2eの他方の入力に接続している。セレクタ2eの出力は組合せ回路10cに接続しており、組合せ回路10cはスキャンFF1mに接続している。セレクタ2eの出力はBIST12にも接続している。
スキャンFF1a〜1mはスキャンパスを構成しており、スキャンテスト時には通常入力端子Dから値を取りこみ、スキャンシフト時にはテスト入力端子SIからデータを取りこむ構成になっている。セレクタ2a〜2dは、メモリ検査制御信号が“H”の場合に、テスト入力として、BIST12の出力データを選択する。またセレクタ2a〜2dは、が“L”の場合には、通常動作として組み合わせ回路10aからの入力を選択する。セレクタ2eは、テストモード制御信号が“H”の場合はスキャンFF1kの出力を選択し、テストモード制御信号が“L”の場合には、メモリ11の出力データを選択する。
このような構成であると、BIST12を用いてテストを行うことにより、セレクタ2a〜2dからメモリ11の入力までの経路およびメモリ11の出力からセレクタ2eまでの経路に故障が発生した場合にはテスト可能である。
また、LSIの実動作時に使用する経路であるスキャンFF1a〜1dからセレクタ2a〜2dまでの経路およびセレクタ2eからスキャンFF1mまでの経路は、スキャンテストを行うことで縮退故障を検出することが可能である。
しかし、ディレイ故障を考慮したテスト設計が行われていないため、メモリ11が存在するパスは、テスト対象外となっている。
ディレイテストは、テスト対象経路に変化信号(立ち上がり、立ち下り)を伝搬させ(以下、この伝播処理を「活性化」と略記する)、設計された伝播時間後に出力点を観測することで可能となる。変化信号の入力点、出力点として、LSI外部端子のみならず、LSI内部のFFを利用する。
ディレイテストは、テスト対象経路に変化信号(立ち上がり、立ち下り)を伝搬させ(以下、この伝播処理を「活性化」と略記する)、設計された伝播時間後に出力点を観測することで可能となる。変化信号の入力点、出力点として、LSI外部端子のみならず、LSI内部のFFを利用する。
LSI内部のFFを使用してメモリを含むパスのディレイテストを行うことが可能な技術として、特許文献1に記載されたものがある。これは、試験対象となる回路の入力ピンから内蔵メモリのアドレス入力端子に至る入力パスと、内蔵メモリのデータ出力端子から出力ピンに至る入力パスとを確保し、回路内蔵メモリのアドレス入力端子に与えられるメモリ読出しアドレスを切替え、回路内蔵メモリの読出しアドレスが切替えられてから、あらかじめ設定された時間が経過するまでに、出力ピンの出力値が変化したか否かを調べている。
特開平5−128015号公報
上記した従来のBISTを利用したメモリテストでは、実際にそのメモリが使用されるパスが試験されず、また、スキャンテストではテスト内容が縮退故障などの静的なものに限られるので、ディレイ故障などの動的な故障を検出できないという問題がある。
また、上記した従来のアドレスを切替えてメモリを含むパスのディレイテストを行う方法においては、RAMをテストする場合には、あらかじめRAMに値を書きこむ必要があるため、検査時間が増大する。また、テスト結果がRAMやROMなどのメモリの不具合によって起こっているのか、メモリへのアクセス経路またはデータ出力経路にディレイ故障が発生しているのかを見分けることができない。このため、故障箇所の特定が非常に困難である。
本発明は、上記のような従来の課題を解決し、実際にメモリが使用されるパスのディレイ故障テストを、従来のBISTを用いたメモリテストの構成に、スキャンFFと小規模の遅延調整回路とを付加することによって実現することができる半導体集積回路を提供することを目的とする。
上記の目的を達成するために、請求項1に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える第1の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップにて構成されたデータスキャンフリップフロップと、前記検査回路からの信号とデータスキャンフリップフロップからの信号を切替えて前記メモリ回路に印加する第2の切替手段と、スキャンテスト時に前記メモリ回路へ入力される論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になる。
請求項2に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える切替手段と、前記メモリ回路の出力を受けるスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になる。
請求項3に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える第1の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第2の切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストのテスト時間を短縮できる。
請求項4に係る本発明の半導体集積回路は、メモリ回路と、前記メモリ回路の検査を行う検査回路と、スキャンテストと通常動作とを切替える切替手段と、前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストのテスト時間を短縮できる。
請求項5に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作を切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、前記メモリ回路に接続する入力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、を有することを特徴としている。
これにより、遅延調整回路を組み込んだ半導体集積回路を用いることで、複数のメモリを備えるLSIにおいても、半導体集積回路の入力端子からメモリ回路までの信号伝搬時間と半導体集積回路の入力端子から論理値を格納するスキャンフリップフロップまでの信号伝搬時間とを同じ遅延時間にするためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、半導体集積回路の入力端子からメモリ回路までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
請求項6に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作を切替える切替手段と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、前記メモリ回路に接続する出力端子と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記出力端子へ出力値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
これにより、遅延調整回路を組み込んだ半導体集積回路を用いることで、複数のメモリを備えるLSIにおいても、メモリ回路から半導体集積回路の出力端子までの信号伝搬遅延と、メモリ回路からの論理値を出力するスキャンフリップフロップから半導体集積回路の出力端子までの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリ回路から半導体集積回路の出力端子までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
請求項7に係る本発明の半導体集積回路は、スキャンテスト時にメモリ回路への論理値を格納するスキャンフリップフロップと、スキャンテスト時に論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴としている。
これにより、スキャンフリップフロップの数を削減できるため、回路面積を削減できる。
請求項8に係る本発明のハードマクロ回路は、スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴としている。
これにより、スキャンフリップフロップの数を削減できるため、回路面積を削減できる。
請求項9に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、前記メモリ回路に接続する入力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路への経路のディレイテストをするためのテスト時間を削減できる。
請求項10に係る本発明の半導体集積回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項11に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする第1の遅延調整回路と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする第2の遅延調整回路と、を有することを特徴としている。
請求項11に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする第1の遅延調整回路と、前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする第2の遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項12に係る本発明の半導体集積回路は、メモリ回路と、スキャンテストと通常動作とを切替える第1の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、前記メモリ回路の検査を行う検査回路と、前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第2の切替手段と、前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、を有することを特徴としている。
請求項12に係る本発明の半導体集積回路は、メモリ回路と、スキャンテストと通常動作とを切替える第1の切替手段と、前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、前記メモリ回路の検査を行う検査回路と、前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第2の切替手段と、前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
請求項13に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時には前記テストパターン発生機能を具備した組込み自己テスト回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、前記メモリ回路から前記出力端子に論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記出力端子へ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、を有することを特徴としている。
請求項13に係る本発明のハードマクロ回路は、メモリ回路と、スキャンテストと通常動作とを切替える切替手段と、スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、前記メモリ回路に接続する入力端子と、前記メモリ回路に接続するとともに、前記スキャンテスト時には前記テストパターン発生機能を具備した組込み自己テスト回路からの論理値を出力するテスト出力端子と、前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、前記メモリ回路から前記出力端子に論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記出力端子へ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、を有することを特徴としている。
これにより、メモリ回路への経路またメモリ回路からの経路のディレイテストをするためのテスト時間を削減できる。
以上のように本発明によると、データスキャンフリップフロップからメモリ回路に論理値が伝搬する遅延時間と、データスキャンフリップフロップからテスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になる。
また本発明によると、メモリ回路から観測スキャンフリップフロップに論理値が伝搬する遅延時間と、テストデータスキャンフリップフロップから観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になる。
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体集積回路の一部を示している。この図1の回路は、スキャンFF1a〜1mと、セレクタ2a〜2eと、遅延調整回路3a〜3dと、組合せ回路10a〜10cと、メモリ11と、BIST12とから構成されている。組合せ回路10aは、その入力がスキャンFF1a〜1dと接続しており、その出力は各セレクタ2a〜2dにおける入力の1つに接続している。セレクタ2a〜2dの他の入力には、BIST12からのデータ出力が接続している。セレクタ2a〜2dの出力はメモリ11に接続しており、また遅延調整回路3a〜3dに接続している。遅延調整回路3a〜3dは、スキャンFF1e〜1hの入力に接続している。組合せ回路10bの出力はスキャンFF1kに接続しており、スキャンFF1kの出力は遅延調整回路3eに接続しており、遅延調整回路3eの出力はセレクタ2eの入力の1つに接続しており、メモリ11のデータ出力はセレクタ2eの他の入力に接続している。セレクタ2eの出力は組合せ回路10cに接続しており、組合せ回路10cの出力はスキャンFF1mに接続している。また、セレクタ2eの出力はBIST12にも接続している。
図1は本発明の第1の実施の形態に係る半導体集積回路の一部を示している。この図1の回路は、スキャンFF1a〜1mと、セレクタ2a〜2eと、遅延調整回路3a〜3dと、組合せ回路10a〜10cと、メモリ11と、BIST12とから構成されている。組合せ回路10aは、その入力がスキャンFF1a〜1dと接続しており、その出力は各セレクタ2a〜2dにおける入力の1つに接続している。セレクタ2a〜2dの他の入力には、BIST12からのデータ出力が接続している。セレクタ2a〜2dの出力はメモリ11に接続しており、また遅延調整回路3a〜3dに接続している。遅延調整回路3a〜3dは、スキャンFF1e〜1hの入力に接続している。組合せ回路10bの出力はスキャンFF1kに接続しており、スキャンFF1kの出力は遅延調整回路3eに接続しており、遅延調整回路3eの出力はセレクタ2eの入力の1つに接続しており、メモリ11のデータ出力はセレクタ2eの他の入力に接続している。セレクタ2eの出力は組合せ回路10cに接続しており、組合せ回路10cの出力はスキャンFF1mに接続している。また、セレクタ2eの出力はBIST12にも接続している。
スキャンFF1a〜1mはスキャンパスを構成しており、スキャンテスト時は通常入力端子Dから値を取りこみ、スキャンシフト時はテスト入力端子SIからデータを取りこみ、テスト出力端子SOUTからデータを出力する構成になっている。セレクタ2a〜2dは、メモリ検査制御信号が“H”の場合に、テスト入力として、BIST12の出力データを選択する。また、BISTモード信号が“L”の場合には、通常動作として他方の入力を選択する。セレクタ2eは、テストモード信号が“H”の場合にスキャンFF1kの出力を選択し、テストモード信号が“L”の場合にはメモリの出力データを選択する。
図1において、図15の従来の構成との違いは、次の通りである。すなわち、セレクタ2aからスキャンFF1eへの経路上に、レイアウトツールなどで、セレクタ2aからメモリ11の入力端子ADRへの信号遅延時間と、セレクタ2aからスキャンFF1eへの信号遅延時間とが同じになるように、遅延調整回路3aが挿入されていることである。
また、セレクタ2bからスキャンFF1fへの経路上に、レイアウトツールなどで、セレクタ2bからメモリ11の入力端子DINへの信号遅延時間と、セレクタ2bからスキャンFF1fへの信号遅延時間とが同じになるように、遅延調整回路3bが挿入されていることである。
また、セレクタ2cからスキャンFF1gへの経路上に、レイアウトツールなどで、セレクタ2cからメモリ11の入力端子WEへの信号遅延時間と、セレクタ2cからスキャンFF1gへの信号遅延時間とが同じになるように、遅延調整回路3cが挿入されていることである。
また、セレクタ2dからスキャンFF1hへの経路上に、レイアウトツールなどで、セレクタ2cからメモリ11の入力端子CSへの信号遅延時間と、セレクタ2dからスキャンFF1hへの信号遅延時間とが同じになるように、遅延調整回路3dが挿入されていることである。
また、スキャンFF1kからセレクタ2eへの経路上に、レイアウトツールなどで、メモリデータ出力DOUTからセレクタ2eへの信号遅延時間と、スキャンFF1kの出力からセレクタ2eへの信号遅延時間とが同じになるように、遅延調整回路3eが挿入されていることである。
スキャンFF1aから組合せ回路10aを通りメモリ11のADR端子へ至る経路上のパスディレイテストを行う場合は、まずメモリ検査制御信号を“L”に設定し、スキャンシフト動作によりスキャンFF1a〜1dおよび組合せ回路10aの入力に初期値を設定し、テスト対象経路の初期化を行う。次に、スキャンFF1a〜1dおよび組合せ回路10aの入力に最終値を設定し、テスト対象経路の活性化を行う。
活性化後の値をメモリのクロック周期と同じタイミングでスキャンFF1eに取りこむ。スキャンFF1eの値をスキャンシフト動作により出力端子にシフトさせ、期待値と比較することによりテストを行う。期待値と異なっている場合は、スキャンFF1aから組合せ回路10aを通りセレクタ2aに至る経路上にディレイ故障が存在していると判定される。
メモリ11のDOUTから組合せ回路10cを通りスキャンFF1mへ至る経路上のパスディレイテストを行う場合は、まずテストモード制御信号を“H”に設定し、スキャンシフト動作によりスキャンFF1kおよび組合せ回路10cの入力に初期値を設定し、テスト対象経路の初期化を行う。次に、スキャンFF1kおよび組合せ回路10cの入力に最終値を設定し、テスト対象経路の活性化を行う。
活性化後の値を実動作時のクロック周期と同じタイミングでスキャンFF1mに取りこむ。スキャンFF1kの値をスキャンシフト動作により出力端子にシフトさせ、期待値と比較することによりテストを行う。期待値と異なっている場合は、セレクタ2eから組合せ回路10cを通りスキャンFF1mに至る経路上にディレイ故障が存在していると判定される。
この例では、図示のようにメモリとしてRAMを用いているが、ROMを用いた場合も同様である。
また、この例では、メモリ11をテストするための回路としてBIST12を用いているが、外部にテスト回路があっても同様である。
また、この例では、メモリ11をテストするための回路としてBIST12を用いているが、外部にテスト回路があっても同様である。
また、この例では、セレクタ2a〜2dからスキャンFF1e〜1hへの経路上に、レイアウトツールなどで、セレクタ2a〜2dからメモリ11の入力端子への信号遅延時間とセレクタ2a〜2dからスキャンFF1e〜1hへの信号遅延時間が同じになるように遅延調整回路3a〜3dを挿入しているが、組合せ回路10aの出力からメモリ11の入力端子への信号遅延時間と組合せ回路10aの出力からスキャンFF1e〜1hへの信号遅延時間が同じになるように遅延調整回路を挿入した場合も同様である。
また、この例では、スキャンFF1kからセレクタ2eへの経路上に、レイアウトツールなどで、メモリ11の出力端子からセレクタ2eへの信号遅延時間と、スキャンFF1kからセレクタ2eへの信号遅延時間とが同じになるように、遅延調整回路3eを挿入しているが、メモリ11の出力端子から組合せ回路10cの入力への信号遅延時間と、スキャンFF1kから組合せ回路10cの入力への信号遅延時間が同じになるように遅延調整回路を挿入した場合も同様である。
これにより、メモリ11の入力への経路またはメモリ11の出力からの経路の縮退故障検出用に付加されたスキャンFFを用いて、最小限の付加回路で、メモリ11の入力への経路またはメモリ11の出力への経路のディレイ故障のテストを行うことが可能である。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体集積回路の一部を図2、図3に示す。図2に示す回路は、スキャンFF1a〜1d、1mと、セレクタ2a〜2eと、遅延調整回路3a〜3eと、組合せ回路10a、10cと、メモリ11と、BIST12と、テスト応答圧縮回路30と、テストパターン発生回路31とから構成されている。組合せ回路10aの入力はスキャンFF1a〜1dと接続しており、その出力はセレクタ2a〜2dの入力の1つに接続している。セレクタ2a〜2dにおける他の入力には、BIST12からのデータ出力が接続している。セレクタ2a〜2dの出力はメモリ11に接続しており、また遅延調整回路3a〜3dに接続している。遅延調整回路3a〜3dの出力は、テスト応答圧縮回路30の入力に接続している。テストパターン発生回路31の出力は遅延調整回路3eに接続しており、遅延調整回路3eの出力はセレクタ2eの入力の1つに接続しており、メモリ11のデータ出力は、セレクタ2eの他の入力に接続している。セレクタ2eの出力は組合せ回路10cに接続しており、組合せ回路10cの出力はスキャンFF1mに接続している。また、セレクタ2eの出力はBIST12にも接続している。
本発明の第2の実施の形態に係る半導体集積回路の一部を図2、図3に示す。図2に示す回路は、スキャンFF1a〜1d、1mと、セレクタ2a〜2eと、遅延調整回路3a〜3eと、組合せ回路10a、10cと、メモリ11と、BIST12と、テスト応答圧縮回路30と、テストパターン発生回路31とから構成されている。組合せ回路10aの入力はスキャンFF1a〜1dと接続しており、その出力はセレクタ2a〜2dの入力の1つに接続している。セレクタ2a〜2dにおける他の入力には、BIST12からのデータ出力が接続している。セレクタ2a〜2dの出力はメモリ11に接続しており、また遅延調整回路3a〜3dに接続している。遅延調整回路3a〜3dの出力は、テスト応答圧縮回路30の入力に接続している。テストパターン発生回路31の出力は遅延調整回路3eに接続しており、遅延調整回路3eの出力はセレクタ2eの入力の1つに接続しており、メモリ11のデータ出力は、セレクタ2eの他の入力に接続している。セレクタ2eの出力は組合せ回路10cに接続しており、組合せ回路10cの出力はスキャンFF1mに接続している。また、セレクタ2eの出力はBIST12にも接続している。
スキャンFF1a〜1d、1mはスキャンパスを構成しており、スキャンテスト時には通常入力端子Dから値を取りこみ、スキャンシフト時にはテスト入力端子SIからデータを取りこむ構成になっている。セレクタ2a〜2dは、メモリ検査制御信号が“H”の場合に、テスト入力として、BIST12の出力データを選択する。メモリ検査制御信号が“L”の場合には、通常動作として他方の入力を選択する。セレクタ2eは、テストモード信号が“H”の場合にはテストパターン発生回路31の出力を選択し、テストモード信号が“L”の場合にはメモリ11の出力データを選択する。
図1の回路と図2の回路との違いは、図1に示すようにセレクタ2aからスキャンFF1eに接続するかわりに、図2に示すようにテスト応答圧縮回路30に接続していることである。また、図2のものでは、セレクタ2aからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、セレクタ2aからメモリ11の入力端子ADRへの信号遅延時間とセレクタ2aからテスト応答圧縮回路30への信号遅延時間とが同じになるように遅延調整回路3aが挿入されていることである。
また、図1に示すようにセレクタ2bからスキャンFF1fに接続するかわりに、図2に示すように、セレクタ2bからテスト応答圧縮回路30に接続していることである。しかも、図2のものでは、セレクタ2bからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、セレクタ2bからメモリ11の入力端子DINへの信号遅延時間とセレクタ2bからテスト応答圧縮回路30への信号遅延時間とが同じになるように遅延調整回路3bが挿入されていることである。
また、図1に示すようにセレクタ2cからスキャンFF1gに接続するかわりに、図2に示すように、セレクタ2cからテスト応答圧縮回路30に接続していることである。しかも、図2のものでは、セレクタ2cからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、セレクタ2cからメモリ11の入力端子WEへの信号遅延時間とセレクタ2cからテスト応答圧縮回路30への信号遅延時間とが同じになるように遅延調整回路3cが挿入されていることである。
また、図1に示すようにセレクタ2dからスキャンFF1hに接続するかわりに、図2に示すように、セレクタ2dからテスト応答圧縮回路30に接続していることである。しかも、図2のものでは、セレクタ2dからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、セレクタ2dからメモリ11の入力端子CSへの信号遅延時間とセレクタ2dからテスト応答圧縮回路30への信号遅延時間とが同じになるように遅延調整回路3dが挿入されていることである。
また、図1に示すように組合せ回路10bからスキャンFF1kに接続し、スキャンFF1kから遅延調整回路3eに接続するかわりに、図2に示すように、テストパターン発生回路31から遅延調整回路3eに接続していることである。
図3(a)は、テスト応答圧縮回路30を形成するLFSRの回路構成を例示するものである。この図3(a)に示すLFSRは、8個のD型FF回路41内のビットi(i=0、・・・、6)の出力Qi(=Outi)と、ビット(i+1)の外部データIN(i+1)とが、それぞれ排他的論理和回路43を介してビット(i+1)のFF回路41のD入力に入力されるようになっている。また、ビット0のFF回路41のD入力には、前述のLFSRの排他的論理和回路42の出力=Q4ΔQ7(Δは排他的論理和回路を表す記号)とビット0の外部データとが排他的論理和回路43を介して接続されている。
このような構成において、ある確定値が格納されたLFSRにテスト対象回路からの応答出力が順次印加されていくと、それらの値に応じて内部のFF回路41にほぼランダムなデータが形成されていき、最終的にある固有のテスト結果データがLFSR内に形成されていくこととなる。
このLFSR内部に生成されたデータをシグネチャと呼び、テスト対象回路からの応答出力を印加してシグネチャを生成していく動作をシグネチャ圧縮動作またはシグネチャ解析動作と呼ぶ。
上述したように、シグネチャ解析は、一連のテストデータに対するテスト対象回路からの応答出力をシグネチャ圧縮し、最後にLFSR内に残ったテスト結果を期待値と1回だけ比較することにより、テスト対象回路の良否判定を行う解析法である。上記のLFSRはテスト専用に設けることもあるが、テスト用回路の節約のために通常動作用のレジスタを転用することも可能である。
図3(b)はテストパターン発生回路31を形成するLFSRの回路構成を例示するものである。この図3(b)に示すLFSRは、シリアル接続された8個のD型FF回路41と、所定のFF回路41のデータ出力Qの排他的論理和を生成して前記シリアル接続の第1番目のFFの入力端子Dに入力する排他的論理和回路42とから構成される簡単なレジスタ回路である。
上記8個のFF回路41にオール“0”以外の初期値を設定してから動作させると、28−1個のランダムなデータ出力を一定順序で繰り返す。これらの出力の全てを利用することにより、並列に取り出すことができる。
テスト応答圧縮回路30とテストパターン発生回路31とは、メモリ動作クロックCLKに同期して動作が行われる。
この図3(b)の例では、テストパターン発生回路31としてLFSRを用いているが、カウンタやテストROMなどを用いて実現しても同じである。
この図3(b)の例では、テストパターン発生回路31としてLFSRを用いているが、カウンタやテストROMなどを用いて実現しても同じである。
これにより、スキャンパスを使用してメモリ11への経路のディレイテスト結果を出力していたシフト動作が不要になり、テスト時間を削減することが可能である。また、スキャンパスを使用してメモリ11の出力経路のディレイテストパターンを設定していた動作が不要になり、テスト時間を削減することが可能である。
次に、本発明の第2実施の形態に係る半導体集積回路の他の例の一部を、図4に示す。
図4のものと図2のものとの違いは、図4の回路では、図2のテスト応答圧縮回路30とテストパターン発生回路31とを、組込み自己テスト回路32で構成していることである。
図4のものと図2のものとの違いは、図4の回路では、図2のテスト応答圧縮回路30とテストパターン発生回路31とを、組込み自己テスト回路32で構成していることである。
組込み自己テスト回路32の回路構成の一例は、図5に示すようなものである。ここで、41は4個のD型FF回路、42、43は排他的論理和回路、44はOR回路、45はAND回路、46はセレクタ回路、47はインバータ回路である。
この組込み自己テスト回路32の入力には、遅延調整回路3a〜3dが接続している。また、組込み自己テスト回路32の出力には、遅延調整回路3eが接続している。
これにより、図2のテスト応答圧縮回路30とテストパターン発生回路31との回路面積を削減できる効果がある。
これにより、図2のテスト応答圧縮回路30とテストパターン発生回路31との回路面積を削減できる効果がある。
次に、本発明の第2実施の形態に係る半導体集積回路のさらに他の例の一部を、図6、図7に示す。
図6は、遅延調整回路5a〜5eと、セレクタ回路6eと、メモリ11と、組込み自己テスト回路32とを備えたメモリハードマクロ52を示す。
図6は、遅延調整回路5a〜5eと、セレクタ回路6eと、メモリ11と、組込み自己テスト回路32とを備えたメモリハードマクロ52を示す。
メモリハードマクロ52の入力ADRからメモリ11の入力端子ADRへの信号遅延時間と、メモリハードマクロ52の入力ADRから組込み自己テスト回路32への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5aが挿入されている。
メモリハードマクロ52の入力DINからメモリ11の入力端子DINへの信号遅延時間と、メモリハードマクロ52の入力DINから組込み自己テスト回路32への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5bが挿入されている。
メモリハードマクロ52の入力WEからメモリ11の入力端子WEへの信号遅延時間と、メモリハードマクロ52の入力WEから組込み自己テスト回路32への信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5cが挿入されている。
メモリハードマクロ52の入力CSからメモリ11の入力端子CSへの信号遅延時間と、メモリハードマクロ52の入力CSから組込み自己テスト回路32への信号遅延時間が同じになるように、経路上にレイアウトツールなどで遅延調整回路5dが挿入されている。
メモリ11のデータ出力DOUTからメモリハードマクロ52の出力DOUTへの信号遅延時間と、組込み自己テスト回路32からメモリハードマクロ52の出力DOUTへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5eが挿入されている。
この図では、メモリ11の出力DOUTの接続先のセレクタ6eを同じメモリハードマクロ52内においてあるが、セレクタ6eをメモリハードマクロに含めない場合は、遅延調整回路5eの出力がメモリハードマクロ520の出力端子に接続される。
図7は、図6のメモリハードマクロ52を用いた半導体集積回路の構成を示す。
これにより、テスト応答圧縮回路とテストパターン発生回路とで共通のLFSRを使用することが可能になり、回路面積を削減できる。
これにより、テスト応答圧縮回路とテストパターン発生回路とで共通のLFSRを使用することが可能になり、回路面積を削減できる。
(第3の実施の形態)
次に、本発明の第3の実施の形態に係る半導体集積回路の一部を、図8、図9に示す。図8は、スキャンFF4e〜4h、4kと、遅延調整回路5a〜5eと、セレクタ回路6eと、メモリ11と備えたメモリハードマクロ20の構成を示す。
次に、本発明の第3の実施の形態に係る半導体集積回路の一部を、図8、図9に示す。図8は、スキャンFF4e〜4h、4kと、遅延調整回路5a〜5eと、セレクタ回路6eと、メモリ11と備えたメモリハードマクロ20の構成を示す。
メモリハードマクロ20の入力ADRからメモリ11の入力端子ADRへの信号遅延時間と、メモリハードマクロ20の入力ADRからスキャンFF4eへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5aが挿入されている。
メモリハードマクロ20の入力DINからメモリ11の入力端子DINへの信号遅延時間と、メモリハードマクロ20の入力DINからスキャンFF4fへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5bが挿入されている。
メモリハードマクロ20の入力WEからメモリ11の入力端子WEへの信号遅延時間と、メモリハードマクロ20の入力WEからスキャンFF4gへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5cが挿入されている。
メモリハードマクロ20の入力CSからメモリ11の入力端子CSへの信号遅延時間と、メモリハードマクロ20の入力CSからスキャンFF4hへの信号遅延時間とが同じになるように、経路上にレイアウトツールなどで遅延調整回路5dが挿入されている。
メモリ11のデータ出力DOUTからメモリハードマクロ20の出力DOUTへの信号遅延時間と、スキャンFF4kからメモリハードマクロ20の出力DOUTセレクタへの信号遅延時間が同じになるように、経路上にレイアウトツールなどで遅延調整回路5eが挿入されている。
この図では、メモリ11の出力DOUTの接続先のセレクタ6eを同じメモリハードマクロ20内においてあるが、セレクタ6eをメモリハードマクロに含めない場合は、遅延調整回路5eの出力がメモリハードマクロ20の出力端子に接続される。
図9の回路と図1の回路との相違は、図1におけるスキャンFF1e〜1h、1kと、遅延調整回路3a〜3eと、セレクタ2eと、メモリ11とを、図9のメモリハードマクロ20に置き換えていることである。
これにより、複数のメモリを備えるLSIにおいても、セレクタからメモリの入力までの信号伝搬時間とセレクタからスキャンFFまでの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理、または、メモリの出力からセレクタまでの信号伝搬時間とスキャンFFからセレクタまでの信号伝搬時間を同じ遅延時間にするためのレイアウトツールなどの処理を、メモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリマクロの入力からメモリ端子までの配線長が短くなるため、遅延調整回路として負荷する回路面積を削減できる。
(第4の実施の形態)
次に、本発明の第4実施の形態に係る半導体集積回路の一部を図10に示す。
次に、本発明の第4実施の形態に係る半導体集積回路の一部を図10に示す。
図10の回路と図1の回路との違いは、図1のメモリ11の入力DINに接続する経路上のディレイテストの値を取りこむスキャンFF1fと、メモリ11の出力DOUTからの経路上のディレイテストを行うためにテストパターンを設定するスキャンFF1kとを、図10の回路では同じスキャンFF1fを用いていることである。
これにより、図1のメモリ11のスキャンFF1kを削減できる効果がある。
これにより、図1のメモリ11のスキャンFF1kを削減できる効果がある。
(第5の実施の形態)
次に、本発明の第5実施の形態に係る半導体集積回路の一部を、図11、図12に示す。図11の回路と図8の回路との違いは、図8のメモリハードマクロ20の入力DINに接続する経路上のディレイテストの値を取り込むスキャンFF4fと、メモリハードマクロ20の出力DOUTからの経路上のディレイテストを行うためにテストパターンを設定するスキャンFF4kとを、図11のメモリハードマクロ50では同じスキャンFF4fを用いていることである。
次に、本発明の第5実施の形態に係る半導体集積回路の一部を、図11、図12に示す。図11の回路と図8の回路との違いは、図8のメモリハードマクロ20の入力DINに接続する経路上のディレイテストの値を取り込むスキャンFF4fと、メモリハードマクロ20の出力DOUTからの経路上のディレイテストを行うためにテストパターンを設定するスキャンFF4kとを、図11のメモリハードマクロ50では同じスキャンFF4fを用いていることである。
図12の回路と図9の回路との違いは、図9におけるメモリマクロ20のかわりに、図12におてはメモリハードマクロ50を用いていることである。
これにより、図8のメモリハードマクロ20のスキャンFF4kの面積を削減できる効果がある。
これにより、図8のメモリハードマクロ20のスキャンFF4kの面積を削減できる効果がある。
(第6の実施の形態)
次に、本発明の第6実施の形態に係る半導体集積回路の一部を、図13、図14に示す。
次に、本発明の第6実施の形態に係る半導体集積回路の一部を、図13、図14に示す。
図13の回路と図8の回路との違いは、図8のメモリハードマクロ20の入力ADRからスキャンFF4eに接続するかわりに、図13のメモリハードマクロ51においては、テスト応答圧縮回路30に接続していることである。また図13のメモリハードマクロ51では、メモリハードマクロ51の入力ADRからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、メモリハードマクロ51の入力ADRからメモリ21の入力端子ADRへの信号遅延時間と、メモリハードマクロ51の入力ADRからテスト応答圧縮回路30への信号遅延時間とが同じになるように、遅延調整回路5aが挿入されていることである。
また、図8のメモリハードマクロ20の入力DINからスキャンFF4fに接続するかわりに、図13のメモリハードマクロ51においては、テスト応答圧縮回路30に接続していることである。また図13のメモリハードマクロ51では、メモリハードマクロ51の入力DINからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、メモリハードマクロ51の入力DINからメモリ21の入力端子DINへの信号遅延時間と、メモリハードマクロ51の入力DINからテスト応答圧縮回路30への信号遅延時間とが同じになるように、遅延調整回路5bが挿入されていることである。
また、図8のメモリハードマクロ20の入力WEからスキャンFF4gに接続するかわりに、図13のメモリハードマクロ51においては、テスト応答圧縮回路30に接続していることである。また図13のメモリハードマクロ51では、メモリハードマクロ51の入力WEからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、メモリハードマクロ51の入力WEからメモリ21の入力端子WEへの信号遅延時間と、メモリハードマクロ51の入力WEからテスト応答圧縮回路30への信号遅延時間とが同じになるように、遅延調整回路5cが挿入されていることである。
また、図8のメモリハードマクロ20の入力CSからスキャンFF4hに接続するかわりに、図13のメモリハードマクロ51においては、テスト応答圧縮回路30に接続していることである。また図13のメモリハードマクロ51では、メモリハードマクロ51の入力CSからテスト応答圧縮回路30への経路上に、レイアウトツールなどで、メモリハードマクロ51の入力CSからメモリ21の入力端子CSへの信号遅延時間と、メモリハードマクロ51の入力CSから組込みテスト応答圧縮回路30への信号遅延時間とが同じになるように、遅延調整回路5dが挿入されていることである。
また、図8のメモリハードマクロ20のようにスキャンFF4kからセレクタ6eに接続するかわりに、図13のメモリハードマクロ51では、テストパターン発生回路31からセレクタ6eに接続していることである。また図13のメモリハードマクロ51では、テストパターン発生回路31からメモリハードマクロ51の出力DOUTへの経路上に、レイアウトツールなどで、メモリ21の出力端子DOUTからメモリハードマクロ51の出力DOUTへの信号遅延時間と、テストパターン発生回路31からメモリハードマクロ20の出力DOUTへの信号遅延時間とが同じになるように、遅延調整回路5eが挿入されていることである。
これにより、スキャンパスを使用してメモリ11への経路のディレイテスト結果を出力していたシフト動作が不要になり、テスト時間を削減することが可能である。また、スキャンパスを使用してメモリ11の出力経路のディレイテストパターンを設定していた動作が不要になり、テスト時間を削減することが可能である。
また、複数のメモリを備えるLSIにおいても、遅延調整回路を挿入するためのレイアウトツールなどの処理をメモリ毎に行う必要がなくなるため、容易に流用することが可能である。また、メモリマクロの入力からメモリ端子までの配線長が短くなるため、遅延調整回路として付加する回路面積を削減できる。
本発明の半導体集積回路およびハードマクロ回路は、データスキャンフリップフロップからメモリ回路に論理値が伝搬する遅延時間と、データスキャンフリップフロップからテスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路に接続するスキャンフリップフロップからメモリ回路への経路のディレイテストを実施することが可能になり、またメモリ回路から観測スキャンフリップフロップに論理値が伝搬する遅延時間と、テストデータスキャンフリップフロップから観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路を有するようにしたため、メモリ回路からこのメモリ回路に接続するスキャンフリップフロップへの経路のディレイテストを実施することが可能になるものであって、メモリ回路を含むLSI回路内のパスのディレイ試験を行うようにした半導体集積回路およびハードマクロ回路として有用である。
1a〜1m スキャンFF
2a〜2e セレクタ
3a〜3e 遅延調整回路
4e〜4k スキャンFF
5a〜5e 遅延調整回路
6e セレクタ
11 メモリ
12 BIST
30 テスト応答圧縮回路
31 テストパターン発生回路
50〜52 メモリハードマクロ
2a〜2e セレクタ
3a〜3e 遅延調整回路
4e〜4k スキャンFF
5a〜5e 遅延調整回路
6e セレクタ
11 メモリ
12 BIST
30 テスト応答圧縮回路
31 テストパターン発生回路
50〜52 メモリハードマクロ
Claims (13)
- メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える第1の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップにて構成されたデータスキャンフリップフロップと、
前記検査回路からの信号とデータスキャンフリップフロップからの信号を切替えて前記メモリ回路に印加する第2の切替手段と、
スキャンテスト時に前記メモリ回路へ入力される論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。 - メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える切替手段と、
前記メモリ回路の出力を受けるスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記観測スキャンフリップフロップへ論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。 - メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える第1の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、
前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第2の切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。 - メモリ回路と、
前記メモリ回路の検査を行う検査回路と、
スキャンテストと通常動作とを切替える切替手段と、
前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とする半導体集積回路。 - メモリ回路と、
スキャンテストと通常動作を切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するスキャンフリップフロップにて構成されたテスト観測スキャンフリップフロップと、
前記メモリ回路に接続する入力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト観測スキャンフリップフロップに論理値が伝搬する遅延時間とを同じ遅延時間に調整する遅延調整回路と、
を有することを特徴とするハードマクロ回路。 - メモリ回路と、
スキャンテストと通常動作を切替える切替手段と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップにて構成されたテストデータスキャンフリップフロップと、
前記メモリ回路に接続する出力端子と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストデータスキャンフリップフロップから前記出力端子へ出力値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。 - スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴とする請求項1または2記載の半導体集積回路。
- スキャンテスト時にメモリ回路への論理値を観測するスキャンフリップフロップと、スキャンテスト時にメモリ回路の信号と切り替わって論理値を出力するスキャンフリップフロップとを同じスキャンフリップフロップで構成していることを特徴とする請求項5または6記載のハードマクロ回路。
- メモリ回路と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
前記メモリ回路に接続する入力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。 - メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする遅延調整回路と、
を有することを特徴とするハードマクロ回路。 - メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮回路と、
スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生回路と、
前記メモリ回路に接続する入力端子と、
前記メモリ回路に接続するとともに、前記スキャンテスト時にはテストパターン発生回路からの論理値を出力するテスト出力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と前記入力端子から前記テスト応答圧縮回路に論理値が伝搬する遅延時間とを同じ遅延時間にする第1の遅延調整回路と、
前記メモリ回路から前記出力端子へ論理値が伝搬する遅延時間と、前記テストパターン発生回路から前記出力端子へ論理値を伝搬する信号遅延とを同じ遅延時間にする第2の遅延調整回路と、
を有することを特徴とするハードマクロ回路。 - メモリ回路と、
スキャンテストと通常動作とを切替える第1の切替手段と、
前記メモリ回路の入力へ信号を生成するスキャンフリップフロップで構成されたデータスキャンフリップフロップと、
前記メモリ回路の検査を行う検査回路と、
前記検査回路からの信号とデータスキャンフリップフロップからの信号とを切替えて前記メモリ回路に印加する第2の切替手段と、
前記メモリ回路の出力に接続するスキャンフリップフロップにて構成された観測スキャンフリップフロップと、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、
前記データスキャンフリップフロップから前記メモリ回路に論理値が伝搬する遅延時間と、前記データスキャンフリップフロップから前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、
前記メモリ回路から前記観測スキャンフリップフロップに論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記観測フリップフロップへ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、
を有することを特徴とする半導体集積回路。 - メモリ回路と、
スキャンテストと通常動作とを切替える切替手段と、
スキャンテスト時に前記メモリ回路への論理値を観測するテスト応答圧縮機能と、スキャンテスト時に前記メモリ回路の信号と切り替わって論理値を出力するテストパターン発生機能とを具備した組込み自己テスト回路と、
前記メモリ回路に接続する入力端子と、
前記メモリ回路に接続するとともに、前記スキャンテスト時には前記テストパターン発生機能を具備した組込み自己テスト回路からの論理値を出力するテスト出力端子と、
前記入力端子から前記メモリ回路に論理値が伝搬する遅延時間と、前記入力端子から前記テスト応答圧縮機能を具備した組込み自己テスト回路に論理値が伝搬する遅延時間とを同じ遅延時間に調整する第1の遅延調整回路と、
前記メモリ回路から前記出力端子に論理値が伝搬する遅延時間と、前記テストパターン発生機能を具備した組込み自己テスト回路から前記出力端子へ論理値を伝搬する遅延時間とを同じ遅延時間に調整する第2の遅延調整回路と、
を有することを特徴とするハードマクロ回路。
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-
2004
- 2004-06-17 JP JP2004179022A patent/JP2006004509A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US7913138B2 (en) | 2008-03-05 | 2011-03-22 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit |
JP2009301676A (ja) * | 2008-06-17 | 2009-12-24 | Fujitsu Ltd | 半導体装置 |
US8055961B2 (en) | 2008-06-17 | 2011-11-08 | Fujitsu Limited | Semiconductor device testing |
US10482207B2 (en) | 2017-05-24 | 2019-11-19 | Fujitsu Limited | Verification support apparatus and design verification support method |
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