KR20050041706A - 반도체 테스트 장치 - Google Patents

반도체 테스트 장치 Download PDF

Info

Publication number
KR20050041706A
KR20050041706A KR1020030076963A KR20030076963A KR20050041706A KR 20050041706 A KR20050041706 A KR 20050041706A KR 1020030076963 A KR1020030076963 A KR 1020030076963A KR 20030076963 A KR20030076963 A KR 20030076963A KR 20050041706 A KR20050041706 A KR 20050041706A
Authority
KR
South Korea
Prior art keywords
test
scan
memory
data
flip
Prior art date
Application number
KR1020030076963A
Other languages
English (en)
Inventor
장미숙
이회진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030076963A priority Critical patent/KR20050041706A/ko
Priority to US10/976,038 priority patent/US7539598B2/en
Publication of KR20050041706A publication Critical patent/KR20050041706A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C2029/3202—Scan chain

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 내장 메모리 페일 여부 및/또는 내장 메모리의 폴트 검출을 판별하는 반도체 테스트 장치에 관한 것으로서, 내장 메모리의 페일 여부를 판별하는 BIST 컨트롤러와; 내장 메모리의 폴트 검출을 판별하는 스캔 테스트 컨트롤러와; 비대칭 구조를 이루는 멀티플랙서와 로우 스피드에서 동작하는 스캔 셀을 집적한 랩퍼 셀을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 테스트 장치의 오버헤드를 크게 줄일 수 있다.

Description

반도체 테스트 장치{SEMICONDUCTOR TEST DEVICE}
본 발명은 반도체 테스트 장치에 관한 것으로, 더욱 상세하게는 반도체 칩에 내장된 메모리의 페일 여부 및/또는 상기 메모리의 폴트 검출을 위한 반도체 테스트 장치에 관한 것이다.
BIST(Built-In Self-Test) 회로는 자기 진단 회로로서, 반도체 장치 내부에 존재하면서 반도체 내부를 자체적으로 테스트하는 회로이다. BIST 회로는 반도체 내부를 테스트하기 위하여 테스트 벡터(test vector)를 인가한 후, 기대값과 반도체 내부로부터 출력된 값을 비교하여 반도체 내부의 페일(FAIL)여부를 판별한다. 즉, 반도체 내부에 테스트 벡터를 인가한 후 원하는 값이 출력되는지를 조사함으로써, 반도체 내부의 페일 여부를 판별한다. 이와 같은 BIST 회로는 주로 내장 메모리(embedded memory)의 테스트에 사용된다.
메모리 테스트용 BIST 회로는, 메모리의 성능을 고려하여 테스트 벡터를 인가한다. 메모리는 서로 인접한 메모리 셀들간에 불량이 발생될 수도 있고, 이들을 제어하는 회로에 불량들이 발생될 수도 있다. 따라서 이들을 테스트하기 위해서는 마치 패턴 테스트(march pattern test), 체커보드 패턴 테스트(checkerboard pattern test), 리텐션 테스트(retention test) 등 다양한 방법들이 사용된다.
도 1은 종래 기술에 따른 반도체 테스트 장치의 개략적인 구성을 보여주는 블록도이다. 도 1에 게시된 기술은 종래 특허(출원번호: 10-2001-0084325)에 상세히 기술되어 있다.
도 1을 참조하면, 종래 기술에 따른 반도체 테스트 장치는, 내장 메모리(60)와 상기 내장 메모리의 페일 여부를 자체적으로 진단하는 BIST 컨트롤러(30)와 이들 사이에 연결되는 멀티플랙서들(10, 20)을 구비한다.
상기 BIST 컨트롤러(30)는, 테스트 모드(test mode)시 미리 지정된 알고리즘에 의해 소정의 테스트 데이타(Bist_D)를 생성하여 이를 상기 내장 메모리(60)에 기입하고, 상기 내장 메모리(60)로부터 상기 테스트 데이타(Bist_D)에 대응되는 데이타(DOUT)를 독출한 후, 이를 기대값과 비교하여 상기 내장 메모리(60)의 페일 여부를 판별한다.
상기 멀티플랙서들(10, 20)은 테스트 모드(test mode)시에는 테스트와 관련된 데이타(Bist_D) 및 제어신호(Bist)를 상기 내장 메모리(60)로 전달한다. 노말 모드(normal mode)시에는 노말 동작과 관련된 데이타(Normal_D) 및 제어신호(Normal)를 상기 내장 메모리(60)로 전달한다.
즉, 노말 모드 시에는 상기 내장 메모리(60)에 기억시킬 데이타(Normal_D) 및 상기 데이타(Normal_D)를 기억시키는데 필요한 어드레스 및 제어 신호들(Normal)이 상기 내장 메모리(60)로 입력된다. 테스트 모드 시에는 상기 내장 메모리(60)의 테스트를 위해 상기 BIST 컨트롤러(30)에서 만들어진 테스트 데이타(Bist_D) 및 상기 테스트 데이타(Bist_D)를 입력하는데 필요한 어드레스 및 제어 신호들(Bist)이 상기 내장 메모리(60)로 입력된다.
그러나, 상기 멀티플랙서들(10, 20)은 상기 내장 메모리(60)의 모든 입력 핀마다 사용되기 때문에 멀티플랙서가 차지하는 면적이 커지면서, 칩 설계시 멀티플랙서의 면적으로 인한 오버헤드(overhead)가 커지는 문제점이 있다.
한편, 반도체 칩 설계 시에는 폴트 커버리지(fault coverage)를 고려하여 설계한다. 여기서, 폴트 커버리지라 함은, 발생할 수 있는 전체 폴트(결함)의 수에 대한 검출할 수 있는 폴트의 수의 비를 의미한다. 예를 들면, 폴트 커버리지가 95%라는 것은 전체 칩에서 95%에 해당하는 폴트의 검출이 가능하다는 것을 말한다. 폴트 발생 시 칩의 어느 부분에서 발생한 폴트인지를 알아야 그에 따른 적절한 조치를 취할 수 있다.
모든 반도체 칩에는 다수의 입력핀 및 다수의 출력핀이 있다. 여기서, 다수의 입력핀으로 데이터 및 테스트를 위한 테스트 벡터(test vector)를 입력하고, 입력한 데이터가 칩의 내부 회로를 거쳐 그 결과가 다수의 출력핀으로 나오게 된다.
폴트 검출 시 임의의 폴트를 검출하기 위해서는 그에 해당하는 벡터를 입력핀을 통해 인가하고, 그 결과를 출력핀을 통해 확인하여 칩의 어느 부분에서 폴트가 발생하였는지를 알아낸다.
반도체 칩 내부의 각 노드에 대해 폴트를 손쉽게 검출하기 위해서는, 각 노드가 입력핀에 대해 제어가능(controllable)하여야 한다. 또한, 각 노드의 값이 출력핀으로 전파되어 출력핀에서의 결과에 대해 관찰가능(observable)해야 한다.
상기와 같이 이루어지는 폴트 검출은 조합 논리 회로(combinational logic circuit)에서는 매우 간단하다. 그러나, 플립플롭(flipflop)과 같은 순차 논리 회로(sequential logic circuit)에서는 플립플롭이 포함된 경우 플립플롭의 전단 노드와 그 다음단 노드 사이에 1 사이클의 클럭 차이가 발생하여 조합 논리 회로와 다르게 내부 노드에 대한 제어가 어렵다.
따라서, 수많은 플립플롭을 포함하는 대부분의 칩들에 대한 폴트 검출이 쉽지만은 않다. 이를 위해 제안된 것으로, 칩 내부의 플립플롭을 스캔 셀(scan cell)로 바꾸어 이를 체인으로 연결하는 방식이 있다.
도 2는 잘 알려진 스캔 셀의 회로도이다. 스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플랙서(51)와, 클럭 신호(CK)에 응답하여 멀티플랙서(51)로부터의 출력을 최종 출력(SO)으로 내보내는 플립플롭(52)으로 이루어진다.
스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 일반적인 플립플롭의 동작을 수행하는 캡쳐 모드(capture mode)와 쉬프트를 이용해 스캔 데이타를 입력하는 쉬프트 모드(shift mode)로 동작하게 된다.
스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드 시에는 데이터 입력(DI)핀을 통해 들어오는 원래의 입력 데이터가 선택되어 플립플롭(52)의 데이터 입력단으로 인가됨으로써 일반적인 플립플롭과 동일하게 동작하되, 단지 멀티플랙서(51)에 의한 지연이 추가된다. 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드 시에는 스캔 입력(SI)이 선택되어 플립플롭(52)의 데이터 입력단으로 출력됨으로써 폴트 검출을 위한 원하는 데이타를 스캔 입력(SI)으로 인가할 수 있다.
그러나 최근 설계되고 있는 대다수의 칩들은 롬(ROM) 또는 램(RAM)과 같은 내장 메모리를 내장하고 있는데, 이러한 내장 메모리는 플립플롭을 스캔 셀로 대체하여 폴트를 검출하는 전술한 방법으로는 폴트의 검출이 불가능하다. 왜냐하면, 스캔 셀을 메모리의 바운더리에 연결할 경우 쉬프트 모드 시에는 데이터를 쉬프트할 수 있어 상관없지만 캡쳐 모드 시에는 스캔 셀의 플립플롭에 의해 한 사이클이 밀리기 때문이다.
따라서, 내장 메모리를 포함한 종래의 반도체 칩에서는 내장 메모리에 대해 ATPG(Automatic Test Pattern Generation)를 하지 않고 BIST(Built In Self Test)만으로 검증하고, ATPG 시에는 내장 메모리를 블랙 박스로 처리하여 아예 내장 메모리에 연결된 포트들을 제외시켰다. 그러므로, 내장 메모리의 입력 및 출력 포트들 뿐 아니라 이 신호에 의해 전파되는 모든 포트들의 폴트 검출이 불가능해지고, 내장 메모리의 폴트 검출이 불가능함으로 인해 내장 메모리를 내장한 전체 반도체 칩의 폴트 커버리지가 떨어지게 되었다. 그래서 내장 메모리의 폴트 검출을 위해 내장 메모리의 바운더리에 연결하여 폴트 커버리지를 높일 수 있는 스캔 셀들이 만들어졌다.
도 3은 논리 회로들과 내장 메모리, 그리고 스캔 셀을 포함하는 반도체 칩의 단순 블록도이다. 도 3에서는 설명의 편의를 위해 하나의 어드레스 및 제어신호(AC), 하나의 데이타 입력(DI), 그리고 하나의 데이타 출력(DO)만을 도시하였다. 실제로는 복수개의 어드레스 및 제어신호들, 복수개의 데이타 입력들, 그리고 복수개의 데이타 출력들이 존재한다. 또한, 이들 각각에는 스캔 셀들이 존재한다.
도 3을 참조하면, 상단에 위치한 스캔 셀(40)은 스캔 인에이블 신호(SE)에 응답하여 어드레스와 제어신호(AC) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플랙서(41)와, 클럭 신호(CK)에 응답하여 멀티플랙서(41)로부터의 출력을 출력단으로 내보내는 플립플롭(42)으로 이루어진다.
하단에 위치한 스캔 셀(51)은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플랙서(51)와, 클럭 신호(CK)에 응답하여 멀티플랙서(51)로부터의 출력을 출력단으로 내보내는 플립플롭(52)으로 이루어진다. 한편, 스캔 셀(50)의 출력단에는 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 스캔 테스트 동작을 선택하는 트라이 버퍼(70)가 존재한다.
스캔 셀의 동작을 설명하면 다음과 같다. 노말 모드 시에는 테스트 인에이블 신호(TE)가 '0'의 값으로 인가되어, 정상적인 메모리로의 데이타 입출력 동작이 진행된다. 테스트 모드 시에는 테스트 인에이블 신호(TE)가 '1'의 값으로 인가되어, 스캔 테스트 동작이 진행된다.
테스트 인에이블 신호(TE)가 '1'의 값인 상태에서, 스캔 인에이블 신호(SE)가 '1' 의 값을 갖는 '쉬프트 모드' 인 경우에는 멀티플랙서(51)로부터 스캔 입력(SI)이 선택되어 플립플롭(52)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 스캔 입력(SI)이 트라이 버퍼(70)를 통과하여 최종 출력(SO)으로 나가게 된다. 한편, 스캔 인에이블 신호(SE)가 '0' 의 값을 갖는 '캡쳐 모드' 인 경우에는 멀티플랙서(51)로부터 데이타 입력(DI)이 선택되어 플립플롭(52)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 데이타 입력(DI)이 트라이 버퍼(70)를 통과하여 최종 출력(SO)으로 나가게 된다.
상기와 같은 스캔 셀을 체인으로 연결하여 ATPG 시에 원하는 데이터를 스캔 입력으로 인가하여 원하는 노드까지 쉬프트하여 폴트 검출 동작을 수행한다. 이러한 경우, 내장 메모리(60)로 들어가는 입력 노드(AC 또는 DI)가 반도체 칩의 입력핀에서 제어 가능하게 된다. 또한, 스캔 체인으로 연결된 메모리의 출력 노드(DO) 역시 쉬프트를 통해 반도체 칩의 출력핀에서 관찰 가능하게 된다.
따라서, 스캔 셀을 통해 메모리 바운더리 신호에 대한 제어가능성(controllability) 및 관찰가능성(observability)이 증가하여, 결과적으로 이러한 내장 메모리를 내장한 전체 반도체 칩의 제어가능성 및 관찰가능성을 증가시켜 칩의 폴트 커버리지가 향상된다.
그러나 내장 메모리의 폴트 커버리지를 향상시키기 위해 추가되는 스캔 셀들이 증가하면 반도체 칩 전체의 오버헤드가 증가하는 문제가 발생된다. 더욱이 반도체 칩이 고밀도 고집적화 되어 내장 메모리의 개수도 증가하면서 오버헤드 문제는 더욱 심각해졌다.
상술한 바와 같이, 내장 메모리의 모든 입력핀마다 사용되는 멀티플랙서와 스캔 셀로 인해 반도체 칩 설계시 오버헤드(overhead)가 커지는 문제점이 있다. 특히, 내장 메모리의 개수가 많아질수록 멀티플랙서와 스캔 셀로 인한 오버헤드 문제는 더욱 커진다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 멀티플랙서 및/또는 스캔 셀의 크기를 감소하여 반도체 칩의 오버헤드를 줄이는 반도체 테스트 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 테스트 장치의 일면은 반도체 칩에 내장된 메모리를 테스트하는 장치이다. 상기 반도체 테스트 장치는, 상기 메모리를 테스트하기 위한 테스트 제어신호와 테스트 데이타를 발생하고, 상기 메모리로부터 독출된 데이타를 판단하여 상기 메모리의 페일 여부를 판별하는 BIST 컨트롤러와; 모드신호(Mode)에 응답하여, 테스트 모드 시에는 상기 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서를 포함하되, 상기 멀티플랙서는, 상기 경로 별로 상기 경로들을 구성하는 패스 트랜지스터들의 크기가 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 멀티플랙서는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터와 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터의 크기와 상기 제 1 패스 트랜지스터의 크기는 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 패스 트랜지스터의 너비가 상기 제 1 패스 트랜지스터의 너비보다 작은 것을 특징으로 한다.
본 발명에 따른 반도체 테스트 장치의 다른 일면은 반도체 칩에 내장된 메모리의 폴트 검출을 위한 스캔 테스트 장치이다. 상기 반도체 테스트 장치는, 스캔 입력 신호(SI)를 발생하고 상기 스캔 테스트 장치로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별하는 스캔 테스트 컨트롤러와; 스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 상기 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀을 포함하되, 상기 스캔 셀에 포함된 플립플롭은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 플립플롭 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 한다.
본 발명에 따른 반도체 테스트 장치의 다른 일면은, 반도체 칩에 내장된 메모리와 상기 메모리의 폴트를 테스트하는 장치이다. 상기 반도체 테스트 장치는, 모드신호(Mode)에 응답하여, 테스트 모드 시에는 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서와; 스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 멀티플랙서는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터와; 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터의 크기와 상기 제 1 패스 트랜지스터의 크기는 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 패스 트랜지스터의 너비는, 상기 제 1 패스 트랜지스터의 너비보다 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 스캔 셀에 포함된 플립플롭은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 플립플롭 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 한다.
본 발명에 따른 반도체 테스트 장치의 또 다른 일면은, 반도체 칩에 내장된 메모리를 테스트하기 위한 테스트 제어신호와 테스트 데이타를 발생하고, 상기 메모리로부터 독출된 데이타를 판단하여 상기 메모리의 페일 여부를 판별하는 BIST 컨트롤러와; 상기 메모리의 폴트 검출을 위한 스캔 입력 신호(SI)를 발생하고, 스캔 셀로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별하는 스캔 테스트 컨트롤러와; 상기 메모리 테스트 시에는 상기 BIST 컨트롤러로부터 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하고, 상기 메모리의 폴트 검출을 위한 스캔 테스트 시에는 상기 스캔 테스트 컨트롤러로부터 스캔 입력 신호를 입력받아 스캔 출력 신호를 발생하는 랩퍼 셀을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 랩퍼 셀은, 모드신호(Mode)에 응답하여 테스트 모드 시에는 상기 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서와; 스캔 인에이블 신호(SE)에 응답하여 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고 쉬프트 모드 시에는 상기 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 멀티플랙서는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터와; 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터를 포함하되, 상기 제 2 패스 트랜지스터의 크기와 상기 제 1 패스 트랜지스터의 크기는 서로 다른 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 패스 트랜지스터의 너비가 상기 제 1 패스 트랜지스터의 너비보다 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 스캔 셀에 포함된 플립플롭은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 플립플롭 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 테스트 장치를 나타내는 블록도이다. 도 4를 참조하면, 상기 반도체 테스트 장치는, 랩퍼 셀들(100, 200)과 BIST 컨트롤러(300)와 스캔 테스트 컨트롤러(400)와 내장 메모리(500)를 포함한다.
본 발명에 따른 반도체 테스트 장치의 일면은 반도체 칩에 내장된 메모리를 테스트하는 장치에 관한 것이다. 상기 반도체 테스트 장치는 BIST 컨트롤러(300)와 멀티플랙서(110, 210)를 포함한다.
상기 BIST 컨트롤러(300)는 상기 메모리를 테스트하기 위한 테스트 제어신호(Bist)와 테스트 데이타(Bist_D)를 발생하고 상기 메모리로부터 독출된 데이타(DOUT)를 판단하여 상기 메모리의 페일 여부를 판별한다.
상기 멀티플랙서(110, 210)는 모드신호(Mode)에 응답하여, 테스트 모드 시에는 상기 모드신호(Mode)가 '하이'가 되어 상기 테스트 제어신호(Bist)와 테스트 데이타(Bist_D)가 상기 메모리에 전달되며, 노말 모드 시에는 상기 모드신호(Mode)가 '로우'가 되어 노말 제어신호(Normal)와 노말 데이타(Normal_D)가 상기 메모리에 전달된다.
도 5는 도 4의 제 1 멀티플랙서를 나타낸 회로도이다. 상기 제 1 멀티플랙서(110)는 모드신호(Mode)가 '로우' 일 때 노말 제어신호(Normal)가 전달되는 제 1 패스 트랜지스터(111)와 모드신호(Mode)가 '하이' 일 때 테스트 제어신호(Bist)를 입력받는 제 2 패스 트랜지스터(112)를 포함한다.
본 발명은 상기 제 1 멀티플랙서(110)에 입력되는 상기 두 제어신호(Normal, Bist)가 각각 다른 스피드에서 동작하는 것에 착안하여 도 5에서 보는 바와 같이 상기 제 1 패스 트랜지스터(111)의 크기와 상기 제 2 패스 트랜지스터(112)의 크기를 다르게 하는 것을 특징으로 한다.
상기 제 1 멀티플랙서(110)에 입력되는 노말 제어신호(Normal)의 패스는 하이 스피드 패스이고, 테스트 제어신호(Bist)의 패스는 로우 스피드 패스이다. 따라서, 로우 스피드 패스인 제 2 패스 트랜지스터(112)의 너비(width)가 하이 스피드 패스인 제 1 패스 트랜지스터(111)의 너비(width)보다 작도록 설계한다.
도 6은 도 4의 제 2 멀티플랙서를 나타낸 회로도이다. 상기 제 1 멀티플랙서(210)는 모드신호(Mode)가 '로우' 일 때 노말 데이타(Normal_D)가 전달되는 제 1 패스 트랜지스터(211)와 모드신호(Mode)가 '하이' 일 때 테스트 데이타(Bist_D)가 전달되는 제 2 패스 트랜지스터(212)를 포함한다.
본 발명은 상기 제 2 멀티플랙서(210)에 입력되는 상기 두 데이타(Normal_D, Bist_D)가 각각 다른 스피드에서 동작하는 것에 착안하여 도 6에서 보는 바와 같이 상기 제 1 패스 트랜지스터(211)의 크기와 상기 제 2 패스 트랜지스터(212)의 크기를 다르게 하는 것을 특징으로 한다. 상기 제 1 멀티플랙서(210)에 입력되는 노말 데이타(Normal_D)의 패스는 하이 스피드 패스이고, 테스트 데이타(Bist_D)의 패스는 로우 스피드 패스이다. 따라서, 로우 스피드 패스인 제 2 패스 트랜지스터(212)의 너비(width)가 하이 스피드 패스인 제 1 패스 트랜지스터(211)의 너비(width)보다 작도록 설계한다.
도 5와 도 6에서 보는 바와 같이 상기 제 1 멀티플랙서(110)와 상기 제 2 멀티플랙서(210)를 각각 비대칭 구조로 함으로써 종래에 비해 상기 제 1 멀티플랙서(110) 및 제 2 멀티플랙서(210)의 사이즈를 줄일 수 있다. 따라서, 상기 반도체 테스트 장치의 오버헤드가 줄어든다.
계속해서 도 4를 참조하면, 본 발명에 따른 반도체 테스트 장치의 다른 일면은 반도체 칩에 내장된 메모리의 폴트 검출을 위한 스캔 테스트 장치이다. 상기 반도체 테스트 장치는 스캔 테스트 컨트롤러(400)와 스캔 셀(120, 220)을 포함한다.
상기 스캔 테스트 컨트롤러(400)는 스캔 입력 신호(SI)를 발생하고 상기 스캔 셀로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별한다.
상기 스캔 셀(120, 220)은, 스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 상기 스캔 테스트 컨트롤러(400)로부터 데이타(SI)를 입력받는다. 여기서, 상기 스캔 셀(120, 220) 에 포함된 플립플롭(122, 222)은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 한다. 특히, 상기 플립플롭(122, 222) 내에 있는 트랜지스터들의 크기가 다른 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 한다.
도 7은 제 1 스캔 셀을 나타내는 회로도이다. 도 7을 참조하면, 상기 제 1 스캔 셀(120)은 멀티플랙서(121)와 플립플롭(122)을 포함하며, 상기 내장 메모리(500)의 어드레스 및 제어신호 입력 포트(Addr&Ctrl)에 연결된다.
상기 제 1 스캔 셀(120)은 스캔 인에이블 신호(SE)에 따라 일반적인 플립플롭의 동작을 수행하는 캡쳐 모드(capture mode)와 쉬프트를 이용해 스캔 데이터를 입력하는 쉬프트 모드(shift mode)로 동작하게 된다.
스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드 시에는 데이터 입력(DI)핀을 통해 들어오는 어드레스 및 제어신호(AC)가 선택되어 일반적인 플립플롭과 동일하게 동작한다. 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드 시에는 스캔 입력(SI)이 선택되어 폴트 검출을 위한 원하는 스캔 입력 신호(SI)를 입력받는다.
상기 제 1 스캔 셀(120)은 상기 내장 메모리(500)의 테스트와는 무관하게 상기 내장 메모리(500)의 폴트 검출을 위해 삽입된 스캔 테스트 셀이다. 따라서 상기 제 1 스캔 셀(120)은 스피드가 낮아도 되므로 로우 스피드에서 동작하도록 만들어도 무방하다. 따라서, 상기 제 1 스캔 셀(120)을 구성하는 플립플롭(122)의 크기는 반도체 칩 내에서 다른 기능을 수행하는 플립플롭들의 크기보다 상대적으로 작아도 무방하다. 특히, 상기 플립플롭(122)에 포함된 트랜지스터들(도시되지 않음)의 크기는 일반적인 다른 회로의 플립플롭들(예를 들면, BIST 컨트롤러(300), 반도체 칩내에 있는 다른 플립플롭들)을 구성하는 트랜지스터의 크기보다 상대적으로 작아도 무방하다. 따라서 상기 제 1 스캔 셀(120)을 로우 스피드에서 동작하도록 설계하면 상기 제 1 스캔 셀(120)의 크기를 줄일 수 있다.
도 8은 제 2 스캔 셀을 나타내는 회로도이다. 도 8을 참조하면, 상기 제 2 스캔 셀(220)은 멀티플랙서(221)와 플립플롭(222)을 포함하며, 상기 내장 메모리(500)의 데이타 입력 포트(DI)에 연결된다. 상기 제 2 스캔 셀(220)은 스캔 인에이블 신호(SE)에 따라 일반적인 플립플롭의 동작을 수행하는 캡쳐 모드(capture mode)와 쉬프트를 이용해 스캔 데이터를 입력하는 쉬프트 모드(shift mode)로 동작하게 된다.
스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드 시에는 데이터 입력(DI)핀을 통해 들어오는 데이타가 선택되어 일반적인 플립플롭과 동일하게 동작한다. 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드 시에는 스캔 입력(SI)이 선택되어 폴트 검출을 위한 원하는 스캔 입력 신호(SI)를 입력받는다.
상기 제 2 스캔 셀(220)은 상기 내장 메모리(500)의 테스트와는 무관하게 상기 내장 메모리(500)의 폴트 검출을 위해 삽입된 스캔 테스트 셀이다. 따라서 상기 제 2 스캔 셀(220)은 스피드가 낮아도 되므로 로우 스피드에서 동작하도록 만들어도 무방하다. 따라서, 상기 제 2 스캔 셀(220)을 구성하는 플립플롭(222)의 크기는 반도체 칩 내에서 다른 기능을 수행하는 플립플롭들의 크기보다 상대적으로 작아도 무방하다. 특히, 상기 플립플롭(222)에 포함된 트랜지스터들(도시되지 않음)의 크기는 일반적인 다른 회로의 플립플롭들(예를 들면, BIST 컨트롤러(300), 반도체 칩내에 있는 다른 플립플롭들)을 구성하는 트랜지스터의 크기보다 상대적으로 작아도 무방하다. 따라서 상기 제 2 스캔 셀(220)을 로우 스피드에서 동작하도록 설계하면 상기 제 2 스캔 셀(220)의 크기를 줄일 수 있다.
따라서 도 7과 도 8에서 보는 바와 같이 상기 제 1 스캔 셀(120)과 상기 제 2 스캔 셀(220)에 포함된 플립플롭의 트랜지스터들(도시되지 않음)을 일반적인 플립플롭의 트랜지스터들 보다 작게 설계함으로써 상기 스캔 셀(120, 220)의 크기를 줄일 수 있다. 따라서, 상기 반도체 테스트 장치의 오버헤드가 줄어든다.
계속해서 도 4를 참조하면, 본 발명에 따른 반도체 테스트 장치의 또 다른 일면은 반도체 칩에 내장된 메모리와 상기 메모리의 폴트를 테스트하는 장치이다. 상기 반도체 테스트 장치는 멀티플랙서(110, 210)와 스캔 셀(120, 220)을 집적한 단일 랩퍼 셀이다.
상기 멀티플랙서(110, 210)는 모드신호(Mode)에 응답하여, 테스트 모드 시에는 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가진다.
상기 멀티플랙서(110, 210)는 상술한 바와 같이 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터(111, 211)와 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터(112, 212)를 포함한다. 여기서, 상기 제 2 패스 트랜지스터(112, 212)의 크기와 상기 제 1 패스 트랜지스터(111, 211)의 크기는 서로 다른 것을 특징으로 한다. 특히, 상기 제 2 패스 트랜지스터(112,212)의 너비가 상기 제 1 패스 트랜지스터(111, 211)의 너비보다 작은 것을 특징으로 한다. 따라서, 상기 멀티플랙서(110, 210)를 비대칭 구조로 함으로써 종래에 비해 상기 멀티플랙서(110, 210)의 사이즈를 줄일 수 있다.
상기 스캔 셀(120, 220)은 스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는다.
상술한 바와 같이 상기 스캔 셀(120, 220)에 포함된 플립플롭(122, 222)은 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 한다. 특히, 상기 플립플롭(122, 222) 내에 있는 트랜지스터들의 크기가 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 한다. 따라서, 상기 스캔 셀(120, 220)을 로우 스피드 동작하도록 설계하면 상기 스캔 셀의 크기를 줄일 수 있다.
상기 멀티플랙서(110, 210)와 상기 스캔 셀(120, 220)의 크기를 전술한 방법에 의해 줄이고, 상기 멀티플랙서(110, 210)와 상기 스캔 셀(120, 220)을 단일 랩퍼 셀로 집적함으로써 오버헤드를 크게 줄일 수 있다.
계속해서 도 4를 참조하면, 본 발명에 따른 반도체 테스트 장치의 또 다른 일면은 반도체 칩에 내장된 메모리와 상기 메모리의 폴트를 테스트하는 장치이다. 상기 반도체 테스트 장치는, BIST 컨트롤러(300)와 스캔 테스트 컨트롤러(400)와 랩퍼 셀(100, 200)을 포함한다.
상기 BIST 컨트롤러(300)는 반도체 칩에 내장된 메모리를 테스트하기 위한 테스트 제어신호와 테스트 데이타를 발생하고, 상기 메모리로부터 독출된 데이타를 판단하여 상기 메모리의 페일 여부를 판별한다.
상기 스캔 테스트 컨트롤러(400)는 상기 메모리의 폴트 검출을 위한 스캔 입력 신호(SI)를 발생하고, 스캔 셀로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별한다.
상기 랩퍼 셀(100, 200)은 상기 메모리 테스트 시에는 상기 BIST 컨트롤러(300)로부터 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하고, 상기 메모리의 폴트 검출을 위한 스캔 테스트 시에는 상기 스캔 테스트 컨트롤러(400)로부터 스캔 입력 신호를 입력받아 스캔 출력 신호를 발생한다. 상기 랩퍼 셀(100, 200)은 멀티플랙서(110, 210)와 스캔 셀(120, 220)을 포함한다.
상기 멀티플랙서(110, 210)는 모드신호(Mode)에 응답하여, 테스트 모드 시에는 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가진다.
상기 스캔 셀(120, 220)은 스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는다.
상기 랩퍼 셀(100, 200)의 구성 및 동작 원리는 전술한 바와 같다. 상기 멀티플랙서(110, 210)와 상기 스캔 셀(120, 220)의 크기를 각각 줄이고, 상기 멀티플랙서(110, 210)와 상기 스캔 셀(120, 220)을 단일 랩퍼 셀로 집적함으로써 오버헤드를 크게 줄일 수 있다.
본 발명에 따른 반도체 테스트 장치는 내장 메모리의 페일 여부 및/또는 상기 내장 메모리 폴트 검출을 판별하는 반도체 테스트 회로의 오버헤드를 줄이는 장치에 관한 것이다. 구체적으로는 상기 제 1 랩퍼 셀(100) 및 제 2 랩퍼 셀(200)에 포함된 멀티플랙서(110, 210) 및/또는 스캔 셀(120, 220)의 크기를 줄임과 동시에 상기 멀티플랙서(110, 210) 및 스캔 셀(120, 220)을 단일 랩퍼 셀로 집적함으로써 전체적으로 테스트 회로의 면적을 줄이는 것을 특징으로 한다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 비대칭 구조를 이루는 멀티플랙서와 로우 스피드에서 동작하는 스캔 셀을 단일 랩퍼 셀로 집적함으로써 테스트 회로의 오버헤드를 줄일 수 있다.
도 1은 종래 기술에 따른 반도체 테스트 장치를 나타낸 블록도이다.
도 2는 일반적인 스캔 셀을 나타낸 회로도이다.
도 3은 도 2의 스캔 셀을 포함한 반도체 테스트 장치를 나타낸 블록도이다.
도 4는 본 발명에 따른 반도체 테스트 장치를 나타낸 블록도이다.
도 5는 도 4의 제 1 멀티플랙서를 나타낸 회로도이다.
도 6은 도 4의 제 2 멀티플랙서를 나타낸 회로도이다.
도 7은 도 4의 제 1 스캔 셀을 나타낸 회로도이다.
도 8은 도 4의 제 2 스캔 셀을 나타낸 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 제 1 랩퍼 셀 110 : 제 1 멀티플랙서
111, 112 : 패스 트랜지스터 120 : 제 1 스캔 셀
122 : 플립플롭 200 : 제 2 랩퍼 셀
210 : 제 2 멀티플랙서 211, 212 : 패스 트랜지스터
220 : 제 2 스캔 셀 222 : 플립플롭
300 : BIST 컨트롤러 400 : 스캔 테스트 컨트롤러
500 : 내장 메모리

Claims (16)

  1. 반도체 칩에 내장된 메모리를 테스트하는 장치에 있어서:
    상기 메모리를 테스트하기 위한 테스트 제어신호와 테스트 데이타를 발생하고, 상기 메모리로부터 독출된 데이타를 판단하여 상기 메모리의 페일 여부를 판별하는 BIST 컨트롤러(300)와;
    모드신호(Mode)에 응답하여, 테스트 모드 시에는 상기 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서(110, 210)를 포함하되,
    상기 멀티플랙서(110, 210)는, 상기 경로 별로 상기 경로들을 구성하는 패스 트랜지스터들의 크기가 서로 다른 것을 특징으로 하는 반도체 테스트 장치.
  2. 제 1 항에 있어서,
    상기 멀티플랙서(110, 210)는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터(111, 211)와 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터(112, 212)를 포함하되,
    상기 제 2 패스 트랜지스터(112, 212)의 크기와 상기 제 1 패스 트랜지스터(111, 211)의 크기는 서로 다른 것을 특징으로 하는 반도체 테스트 장치.
  3. 제 2 항에 있어서,
    상기 제 2 패스 트랜지스터(112, 212)의 너비가 상기 제 1 패스 트랜지스터(111, 211)의 너비보다 작은 것을 특징으로 하는 반도체 테스트 장치.
  4. 반도체 칩에 내장된 메모리의 폴트 검출을 위한 스캔 테스트 장치에 있어서:
    스캔 입력 신호(SI)를 발생하고, 상기 스캔 테스트 장치로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별하는 스캔 테스트 컨트롤러(400)와;
    스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 상기 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀(120, 220)을 포함하되,
    상기 스캔 셀에 포함된 플립플롭(122, 222)은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 하는 반도체 테스트 장치.
  5. 제 4 항에 있어서,
    상기 플립플롭(122, 222) 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 하는 반도체 테스트 장치.
  6. 반도체 칩에 내장된 메모리와 상기 메모리의 폴트를 테스트하는 장치에 있어서:
    모드신호(Mode)에 응답하여, 테스트 모드 시에는 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며, 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서(110, 210)와;
    스캔 인에이블 신호(SE)에 응답하여, 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고, 쉬프트 모드 시에는 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀(120, 220)을 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  7. 제 6 항에 있어서,
    상기 멀티플랙서(110, 210)는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터(111, 211)와 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터(112, 212)를 포함하되,
    상기 제 2 패스 트랜지스터(112, 212)의 크기와 상기 제 1 패스 트랜지스터(111, 211)의 크기는 서로 다른 것을 특징으로 하는 반도체 테스트 장치.
  8. 제 7 항에 있어서,
    상기 제 2 패스 트랜지스터(112, 212)의 너비가 상기 제 1 패스 트랜지스터(111, 211)의 너비보다 작은 것을 특징으로 하는 반도체 테스트 장치.
  9. 제 6 항에 있어서,
    상기 스캔 셀에 포함된 플립플롭(122, 222)은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 하는 반도체 테스트 장치.
  10. 제 9 항에 있어서,
    상기 플립플롭(122, 222) 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 하는 반도체 테스트 장치.
  11. 반도체 칩에 내장된 메모리를 테스트하기 위한 테스트 제어신호와 테스트 데이타를 발생하고, 상기 메모리로부터 독출된 데이타를 판단하여 상기 메모리의 페일 여부를 판별하는 BIST 컨트롤러(300)와;
    상기 메모리의 폴트 검출을 위한 스캔 입력 신호(SI)를 발생하고, 스캔 셀로부터 독출된 스캔 출력 신호(SO)를 판단하여 상기 메모리의 폴트 여부를 판별하는 스캔 테스트 컨트롤러(400)와;
    상기 메모리 테스트 시에는 상기 BIST 컨트롤러로부터 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하고, 상기 메모리의 폴트 검출을 위한 스캔 테스트 시에는 상기 스캔 테스트 컨트롤러로부터 스캔 입력 신호를 입력받아 스캔 출력 신호를 발생하는 랩퍼 셀(100, 200)을 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  12. 제 11 항에 있어서,
    상기 랩퍼 셀(100, 200)은, 모드신호(Mode)에 응답하여 테스트 모드 시에는 상기 테스트 제어신호와 테스트 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지며 노말 모드 시에는 노말 제어신호와 노말 데이타를 입력받아 상기 메모리에 전달하는 경로를 가지는 멀티플랙서(110, 210)와;
    스캔 인에이블 신호(SE)에 응답하여 캡쳐 모드 시에는 외부로직으로부터 데이타(DI)를 입력받고 쉬프트 모드 시에는 상기 스캔 테스트 컨트롤러로부터 데이타(SI)를 입력받는 스캔 셀(120, 220)을 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  13. 제 12 항에 있어서,
    상기 멀티플랙서(110, 210)는, 상기 노말 제어신호와 노말 데이타를 각각 입력받는 제 1 패스 트랜지스터(111, 211)와 상기 테스트 제어신호와 테스트 데이타를 각각 입력받는 제 2 패스 트랜지스터(112, 212)를 포함하되,
    상기 제 2 패스 트랜지스터(112, 212)의 크기와 상기 제 1 패스 트랜지스터(111, 211)의 크기는 서로 다른 것을 특징으로 하는 반도체 테스트 장치.
  14. 제 13 항에 있어서,
    상기 제 2 패스 트랜지스터(112, 212)의 너비가 상기 제 1 패스 트랜지스터(111, 211)의 너비보다 작은 것을 특징으로 하는 반도체 테스트 장치.
  15. 제 12 항에 있어서,
    상기 스캔 셀에 포함된 플립플롭(122, 222)은, 상기 반도체 칩 내에서 상기 스캔 셀에 포함되지 않은 플립플롭들보다 그 크기가 작은 것을 특징으로 하는 반도체 테스트 장치.
  16. 제 15 항에 있어서,
    상기 플립플롭(122, 222) 내에 있는 트랜지스터들의 크기는, 상기 반도체 칩 내에서 스캔 셀에 포함되지 않은 플립플롭들 내에 있는 트랜지스터들의 크기보다 작은 것을 특징으로 하는 반도체 테스트 장치.
KR1020030076963A 2003-10-31 2003-10-31 반도체 테스트 장치 KR20050041706A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030076963A KR20050041706A (ko) 2003-10-31 2003-10-31 반도체 테스트 장치
US10/976,038 US7539598B2 (en) 2003-10-31 2004-10-29 Semiconductor test apparatus and method thereof and multiplexer and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030076963A KR20050041706A (ko) 2003-10-31 2003-10-31 반도체 테스트 장치

Publications (1)

Publication Number Publication Date
KR20050041706A true KR20050041706A (ko) 2005-05-04

Family

ID=34545674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030076963A KR20050041706A (ko) 2003-10-31 2003-10-31 반도체 테스트 장치

Country Status (2)

Country Link
US (1) US7539598B2 (ko)
KR (1) KR20050041706A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4815326B2 (ja) * 2006-10-31 2011-11-16 富士通株式会社 集積回路のタイミング不良改善装置、並びに、集積回路のタイミング不良診断装置および方法、並びに、集積回路
US8738978B2 (en) 2011-06-30 2014-05-27 Lsi Corporation Efficient wrapper cell design for scan testing of integrated
US9336342B2 (en) * 2011-09-23 2016-05-10 Synopsys, Inc. Memory hard macro partition optimization for testing embedded memories
US8924801B2 (en) * 2013-02-14 2014-12-30 Lsi Corporation At-speed scan testing of interface functional logic of an embedded memory or other circuit core
US10491430B2 (en) * 2017-09-25 2019-11-26 Micron Technology, Inc. Memory decision feedback equalizer testing

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132930A (en) * 1986-07-31 1992-07-21 Mitsubishi Denki Kabushiki Kaisha CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines
US5751165A (en) * 1995-08-18 1998-05-12 Chip Express (Israel) Ltd. High speed customizable logic array device
US5812562A (en) * 1996-11-15 1998-09-22 Samsung Electronics Company, Ltd. Low cost emulation scheme implemented via clock control using JTAG controller in a scan environment
US6088823A (en) 1998-06-12 2000-07-11 Synopsys, Inc. Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit
KR100308189B1 (ko) * 1998-09-17 2001-11-30 윤종용 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로
US6067262A (en) 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
US7220655B1 (en) * 2001-12-17 2007-05-22 Advanced Micro Devices, Inc. Method of forming an alignment mark on a wafer, and a wafer comprising same
KR20030054198A (ko) 2001-12-24 2003-07-02 삼성전자주식회사 다중 메모리의 테스트를 위한 ｂｉｓｔ 회로 및 그것을구비한 집적회로 장치
DE10208904B4 (de) * 2002-02-28 2007-03-01 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
US7200786B2 (en) * 2003-04-15 2007-04-03 Wu-Tung Cheng Built-in self-analyzer for embedded memory
KR20050039256A (ko) * 2003-10-24 2005-04-29 삼성전자주식회사 스캔 테스트 장치
US7162673B2 (en) * 2003-11-14 2007-01-09 Integrated Device Technology, Inc. Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing
KR100571278B1 (ko) * 2004-04-20 2006-04-13 주식회사 하이닉스반도체 전압 상승 컨버터
US7518195B2 (en) * 2004-10-21 2009-04-14 Commissariat A L'energie Atomique Field-effect microelectronic device, capable of forming one or several transistor channels

Also Published As

Publication number Publication date
US7539598B2 (en) 2009-05-26
US20050096876A1 (en) 2005-05-05

Similar Documents

Publication Publication Date Title
US7007215B2 (en) Test circuit capable of testing embedded memory with reliability
US7313739B2 (en) Method and apparatus for testing embedded cores
US5084874A (en) Enhanced test circuit
US5867507A (en) Testable programmable gate array and associated LSSD/deterministic test methodology
US20130275824A1 (en) Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test
US11156661B2 (en) Reversible multi-bit scan cell-based scan chains for improving chain diagnostic resolution
US20050204239A1 (en) Method for testing semiconductor integrated circuit
US20100275076A1 (en) Semiconductor integrated circuit and testing method for the same
KR0172347B1 (ko) 반도체 메모리장치의 병렬테스트 회로
US20050091561A1 (en) Scan test method, device, and system
US7484154B2 (en) Semiconductor integrated circuit, method for testing semiconductor integrated circuit, and computer readable medium for the same
US7152194B2 (en) Method and circuit for scan testing latch based random access memory
JP2008170444A (ja) 集積回路
JP4707053B2 (ja) 半導体集積回路装置
US7134058B2 (en) Memory circuit scan arrangement
KR20050041706A (ko) 반도체 테스트 장치
US7900103B2 (en) Scan chain architecture for increased diagnostic capability in digital electronic devices
JP5167975B2 (ja) 半導体装置
US6341092B1 (en) Designing memory for testability to support scan capability in an asic design
US6175524B1 (en) Merged memory and logic (MML) integrated circuit devices including buffer memory and methods of detecting errors therein
KR100769041B1 (ko) 테스트를 위한 집적회로 장치
US7765448B2 (en) Clock signal distributing circuit, information processing device and clock signal distributing method
US20080244344A1 (en) Testing A Pipeline In An Ic
JP2006004509A (ja) 半導体集積回路およびハードマクロ回路
KR100333640B1 (ko) 메모리바운더리용의사스캔셀

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid