KR20050039256A

KR20050039256A - 스캔 테스트 장치

Info

Publication number: KR20050039256A
Application number: KR1020030074686A
Authority: KR
Inventors: 이회진
Original assignee: 삼성전자주식회사
Priority date: 2003-10-24
Filing date: 2003-10-24
Publication date: 2005-04-29
Also published as: US20050091561A1; JP2005128012A

Abstract

본 발명은 반도체 칩의 오버헤드를 줄이기 위한 스캔 테스트 장치에 관한 것으로서, 선택 신호(S)에 응답하여 상기 내장 메모리의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단과; 스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단과; 그리고 클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭을 포함하는 것을 특징으로 한다.

본 발명에 의하면, 내장 메모리의 증가에 따른 스캔 셀의 증가로 인한 오버헤드 문제를 획기적으로 줄일 수 있다.

Description

스캔 테스트 장치{SCAN TEST DEVICE}

본 발명은 스캔 테스트 장치에 관한 것으로, 더욱 상세하게는 반도체 칩의 오버헤드를 줄이기 위한 스캔 테스트 장치에 관한 것이다.

일반적으로, 반도체 칩 설계 시 폴트 커버리지를 고려하여 설계하데, 최근에 와서는 그 중요성이 점차 더해지고 있다. 여기서, 폴트 커버리지라 함은, 발생할 수 있는 전체 폴트(결함)의 수에 대한 검출할 수 있는 폴트의 수의 비를 의미한다. 즉, 폴트 커버리지가 95%라는 것은 전체 칩에서 95%에 해당하는 폴트의 검출이 가능하다는 것을 말한다.

따라서, 칩의 테스트 커버리지(test coverage)가 높아야만 폴트 발생 시 칩의 어느 부분에서 발생한 폴트인지를 알고 그에 따른 적절한 조치를 취할 수 있게 된다.

도 1a는 칩에서의 폴트 검출 원리를 개념적으로 설명하기 위한 도면이다. 모든 칩에는 다수의 입력핀(입력1 내지 입력n) 및 다수의 출력핀(출력1 내지 출력n)이 있다. 여기서, 다수의 입력핀(입력1 내지 입력n)으로 데이터 및 테스트를 위한 테스트 벡터(test vector)를 입력하고, 입력한 데이터가 칩의 내부 회로를 거쳐 그 결과가 다수의 출력핀(출력1 내지 출력n)으로 나오게 된다. 즉, 칩의 입출력 핀을 통해서 데이터를 주고 받는다.

폴트 검출 시 임의의 폴트를 검출하기 위해서 그에 해당하는 벡터를 입력핀을 통해 인가하고, 그 결과를 출력핀을 통해 확인하여 칩의 어느 부분에서 폴트가 발생하였는 지를 알아낸다.

도 1b는 도 1a의 반도체 칩을 아주 간단한 논리곱 게이트라 가정한 도면이다. 도 1b에 도시된 바와 같이, 논리곱 게이트(G)는 2개의 입력핀(입력1, 입력2), 1개의 출력핀(출력1) 및 3개의 내부 노드(노드1, 노드2, 노드3)로 이루어져 있다. 여기서, 한번에 하나의 노드에서만 폴트가 생길 수 있는, 폴트 검출 알고리즘에서 가장 많이 사용되는 싱글 스턱 엣 폴트(single stuck at fault)로 폴트 검출을 수행한다.

먼저, 노드(노드1)에 스턱 엣 1(stuck at 1)의 폴트가 존재하는 지를 알아보기 위해 입력핀(입력1)으로 '0'을, 다른 입력핀(입력2)으로 '1'을 각각 인가하여 출력핀(출력1)으로 출력되는 결과를 살펴본다. 이때, 출력핀(출력1)으로 '0'의 값이 출력되면, 노드(노드1)에는 스턱 엣 1의 폴트가 없는 것이고, 출력핀(출력1)으로 '1'의 값이 출력되면 노드(노드1)에는 스턱 엣 1의 폴트가 있는 것이다. 다른 노드들에 대해서도 동일한 방식으로 폴트 검출을 수행할 수 있다.

전술한 바와 같이, 칩 내부의 각 노드에 대해 폴트를 손쉽게 검출하기 위해서는, 각 노드가 입력핀에 대해 제어가능(controllable)하여야 한다. 즉, 전술한 논리곱 게이트(G)의 노드(노드1)에서의 폴트 검출을 위해 입력핀(입력1)에 '1' 또는 '0'의 값을 인가하여 그 노드(노드1)의 값에 변화를 줄 수 있어야 한다. 또한, 각 노드의 값이 출력핀(출력1)으로 전파되어 출력핀에서의 결과에 대해 관찰가능(observable)해야 한다. 즉, 전술한 논리곱 게이트(G)의 출력핀(출력1)의 값이 '0'인지 '1'인지에 따라 노드(노드1)에 폴트가 발생하였는 지를 알 수 있어야 한다.

상기와 같이 이루어지는 폴트 검출은 조합 논리 회로(combinational logic circuit)에서는 매우 간단하다. 그러나, 플립플롭(flipflop)과 같은 순차 논리 회로(sequential logic circuit)에서는 플립플롭이 포함된 경우 플립플롭의 전단 노드와 그 다음단 노드 사이에 1 사이클의 클럭 차이가 발생하여 조합 논리 회로와 다르게 내부 노드에 대한 제어가 어렵다. 즉, 이러한 사이클을 고려해 입력핀으로 적당한 값을 인가해 주기가 어렵다.

따라서, 수많은 플립플롭을 포함하는 대부분의 칩들에 대한 폴트 검출이 쉽지만은 않다. 이를 위해 제안된 것으로, 칩 내부의 모든 플립플롭을 도 2a의 스캔 셀로 바꾸어 이를 도 2b와 같이 체인 방식으로 연결하는 풀 스캔(full scan) 방식이 있다.

도 2a는 종래 기술에 따른 스캔 셀의 회로도이다. 도면에 도시된 바와 같이, 스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(10)와, 클럭 신호(CK)에 응답하여 멀티플렉서(10)로부터의 출력을 최종 출력(Q)으로 내보내는 플립플롭(20)으로 이루어져, 스캔 인에이블 신호(SE)에 따라 일반적인 플립플롭의 동작을 수행하는 캡쳐 모드(capture mode)와 쉬프트를 이용해 스캔 데이터를 입력하는 쉬프트 모드(shift mode)로 동작하게 된다. 스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드 시에는 데이터 입력(DI)핀을 통해 들어오는 원래의 입력 데이터가 선택되어 플립플롭(20)의 데이터 입력단으로 인가됨으로써 일반적인 플립플롭과 동일하게 동작하되, 단지 멀티플렉서(10)에 의한 지연이 추가된다. 그리고, 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드 시에는 스캔 입력(SI)이 선택되어 플립플롭(20)의 데이터 입력단으로 출력됨으로써 폴트 검출을 위한 원하는 데이터를 스캔 입력(SI)으로 인가할 수 있다.

도 2b는 종래 기술에 따른 상기 도 2a의 스캔 셀을 체인 방식으로 연결한 도면으로서, 3개의 스캔 셀(2_i; i=1,2,3)을 직렬로 연결하여 구성하였다. 도 2b와 같이 체인으로 연결된 스캔 셀의 내부 노드(노드a, 노드b, 노드c) 각각에 원하는 값을 인가할 수 있다. 만약, 내부 노드(노드a, 노드b, 노드c) 각각에 '1', '1', '0'이라는 값을 인가하려고 한다면 3 클럭 사이클 동안 '0', '1', '1'의 값을 스캔 입력(SI)으로 차례로 인가하면 된다. 이때, 내부의 순차 회로인 플립플롭이 알려진 상태(known state)로 바뀌게 되어 전체 칩을 조합 논리 회로로 고려하여, 전술한 조합 논리 회로의 폴트 검출 방법과 동일하게 칩의 폴트를 검출할 수 있게 된다.

한편, 최근 설계되고 있는 대다수의 칩들은 롬(ROM) 또는 램(RAM)과 같은 내장 메모리를 내장하고 있는데, 이러한 내장 메모리는 플립플롭을 스캔 셀로 대체하여 폴트를 검출하는 전술한 방법으로는 폴트의 검출이 불가능하다. 왜냐하면, 도 2a와 같은 종래의 스캔 셀을 메모리의 바운더리에 연결할 경우 쉬프트 모드 시에는 데이터를 쉬프트 할 수 있어 상관없지만 캡쳐 모드 시에는 스캔 셀의 플립플롭에 의해 한 사이클이 밀리게 되어 종래의 스캔 셀을 사용할 수가 없기 때문이다.

도 3은 논리 회로들과 내장 메모리를 포함하는 반도체 칩의 단순 블록도이다. 도면에 도시된 바와 같이, 내장 메모리(30)와 연결된 입력 포트들, 즉 어드레스 및 제어신호 입력 포트들(AC1 내지 ACn)과 데이타 입력 포트들(DI1 내지 DIm)과 데이타 출력 포트들(DO1 내지 DOm)은 폴트 검출 시 입력 및 출력이 플로팅(floating)된 것과 같다. 왜냐하면, 내장 메모리(30)의 입력을 통해 들어가는 값은 메모리 셀을 거쳐 내장 메모리(30) 출력으로 나오는데, 이 부분은 완전한 조합 논리 회로가 아니기 때문이다. 따라서, 내장 메모리(30)의 각 입력 포트들에 대한 폴트를 조합 논리 회로와 같은 방법으로 검출하는 것이 불가능하다.

따라서, 내장 메모리(30)를 포함한 종래의 반도체 칩(1)에서는 내장 메모리(30)에 대해 ATPG(Automatic Test Pattern Generation)를 하지 않고 BIST(Built In Self Test)만으로 검증하고, ATPG 시에는 내장 메모리(30)를 블랙 박스로 처리하여 아예 내장 메모리(30)에 연결된 포트들을 제외시켰다. 그러므로, 내장 메모리(30)의 입력 및 출력 포트들 뿐 아니라 이 신호에 의해 전파되는 모든 포트들의 폴트 검출이 불가능해지고, 내장 메모리(30)의 폴트 검출이 불가능함으로 인해 내장 메모리(30)를 내장한 전체 반도체 칩(1)의 폴트 커버리지가 떨어지게 되었다.

이러한 문제점을 해결하기 위해 반도체 칩(1)에 내장된 내장 메모리(30)의 폴트 검출을 위해 내장 메모리(30)의 바운더리에 연결하여 폴트 커버리지를 높일 수 있는 스캔 셀들이 만들어졌다.

도 4는 논리 회로들과 내장 메모리, 그리고 스캔 셀을 포함하는 반도체 칩의 단순 블록도이다. 도 4에서는 설명의 편의를 위해 하나의 어드레스 및 제어신호(AC1), 하나의 데이타 입력(DI1), 그리고 하나의 데이타 출력(DO1)만을 도시하였다. 실제로는 도 3에서 본 바와 같이 복수개의 어드레스 및 제어신호(AC1 ~ ACn), 복수개의 데이타 입력(DI1 ~ DIn), 그리고 복수개의 데이타 출력(D01 ~ DOn)이 존재한다. 또한, 이들 각각에는 스캔 셀들(40, 50)이 존재한다.

도 4를 참조하면, 상단에 위치한 스캔 셀(40)은 스캔 인에이블 신호(SE)에 응답하여 어드레스와 제어신호(AC1) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(11)와, 클럭 신호(CK)에 응답하여 멀티플렉서(11)로부터의 출력을 출력단으로 내보내는 플립플롭(21)으로 이루어진다.

하단에 위치한 스캔 셀(50)은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI1) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(12)와, 클럭 신호(CK)에 응답하여 멀티플렉서(12)로부터의 출력을 출력단으로 내보내는 플립플롭(22)으로 이루어진다. 한편, 스캔 셀(50)의 출력단에는 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 스캔 테스트 동작을 선택하는 트라이 버퍼(60)가 존재한다.

스캔 셀의 동작을 설명하면 다음과 같다. 노말 모드 시에는 테스트 인에이블 신호(TE)가 '0'의 값으로 인가되어, 정상적인 메모리로의 데이타 입출력 동작이 진행된다. 그리고 테스트 모드 시에는 테스트 인에이블 신호(TE)가 '1'의 값으로 인가되어, 종래의 스캔 셀과 동일하게 동작한다.

테스트 인에이블 신호(TE)가 '1'의 값인 상태에서, 스캔 인에이블 신호(SE)가 '1' 의 값을 갖는 '쉬프트 모드' 인 경우에는 멀티플렉서(12)로부터 스캔 입력(SI)이 선택되어 플립플롭(22)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 스캔 입력(SI)이 트라이 버퍼(60)를 통과하여 최종 출력(SO)으로 나가게 된다. 한편, 스캔 인에이블 신호(SE)가 '0' 의 값을 갖는 '캡쳐 모드' 인 경우에는 멀티플렉서(12)로부터 데이타 입력(DI1)이 선택되어 플립플롭(22)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 데이타 입력(DI1)이 트라이 버퍼(60)를 통과하여 최종 출력(SO)으로 나가게 된다.

상기와 같은 스캔 셀을 체인으로 연결하여 ATPG 시에 원하는 데이터를 스캔 입력으로 인가하여 원하는 노드까지 쉬프트하여 폴트 검출 동작을 수행한다. 이러한 경우, 내장 메모리(30)로 들어가는 입력 노드(AC1 또는 DI1)가 칩의 입력핀(입력1 내지 입력n)에서 관찰 가능하게 된다. 또한, 스캔 셀의 체인 연결로 메모리의 출력 노드(DO1) 역시 쉬프트를 통해 칩의 출력핀(출력1 내지 출력n)으로 제어 가능하게 된다.

따라서, 스캔 셀을 통해 메모리 바운더리 신호에 대한 제어가능성(controllability) 및 관찰가능성(observability)이 증가하여, 결과적으로 이러한 내장 메모리를 내장한 전체 반도체 칩의 제어가능성 및 관찰가능성을 증가시켜 칩의 폴트 커버리지가 향상된다.

그러나 내장 메모리의 폴트 커버리지를 향상시키기 위해 추가되는 스캔 셀들이 증가하면 반도체 칩 전체의 오버헤드가 증가하는 문제가 발생된다. 더욱이 반도체 칩이 고밀도 고집적화 되면서 내장 메모리의 개수도 증가하면서 오버헤드 문제는 더욱 심각해졌다.

표 1은 내장 메모리의 증가에 따른 오버헤드 문제를 설명하기 위한 도표이다.

내장 메모리들의 포트(Port) 수

CONFIG	#Unit	A	BWEN	DOUT	CSN	WEN	OEN	#Port/Unit	#Port	#Port(DOUT)
1024*32	4	10	32	32	1	1	1	77	308	128
128*22	4	7	22	22	1	1	1	54	216	88
128*24	4	7	24	24	1	1	1	58	232	96
128*32	2	7	32	32	1	1	1	74	148	64
128*8	1	7	8	8	1	1	1	26	26	8
32*64	2	5	64	64	1	1	1	136	272	128
32*8	2	5	8	8	1	1	1	24	48	16
512*32	16	9	32	32	1	1	1	76	1216	512
64*8	3	6	8	8	1	1	1	25	75	24
Total	38	63	230	230	9	9	9	550	2541	1064
Max	16	10	64	64	1	1	1	141	*	*

표 1을 참조하면, 반도체 칩에는 1024*32 구성을 갖는 내장 메모리가 4개, 128*22 구성을 갖는 내장 메모리가 4개 등, 총 38개의 내장 메모리가 실장되어 있다. 각 내장 메모리에는 어드레스 및 제어신호가 입력되는 A, BWEN, CSN, WEN, OEN 포트들과 데이타가 출력되는 DOUT 포트들이 있다.

예로서, 첫째 행에 있는 내장 메모리(CONFIG 1024*32)의 입력 포트들에 대해 설명하면 다음과 같다.

#Unit : 1024*32의 구성을 갖는 내장 메모리의 갯수가 4개,

A : 1024*32 를 액세스하기 위해 필요한 어드레스가 10bit,

BWEN : Bit Write Enable을 위해 필요한 제어신호가 32bit,

DOUT : 데이타 출력에 32bit,

CSN : Chip Select Enable를 위해 필요한 제어신호가 1bit,

WEN : Writ Enable을 위해 필요한 제어신호가 1bit,

OEN : Output Enable을 위해 필요한 제어신호가 1bit,

#Port/Unit : 단위 내장 메모리(1024*32)에 필요한 포트들의 수가 77개,

#Port : 내장 메모리(1024*32) 4개의 총 포트들의 수가 308개,

#Port(DOUT) : 내장 메모리(1024*32) 4개의 총 데이타 출력 포트들의 수가 128개이다.

도 5는 내장 메모리와 스캔 셀의 구성을 개략적으로 나타낸 블록도이다. 도 5에 도시된 4개의 내장 메모리(31, 32, 33, 34)는 표 1에 있는 1024*32의 구성을 가지는 내장 메모리이다. 각각의 내장 메모리에는 표 1에서 설명한 바와 같은 어드레스 및 제어신호를 입력하는 포트들과 데이타를 입력하고 출력하는 포트들이 있다.

도 5에서는 도면의 복잡함을 방지하고 설명의 편의를 개략적으로 도시한 것이며, 실제로는 각 내장 메모리에는 포트들의 수에 해당하는 스캔 셀이 존재한다. 예를 들어 내장 메모리(31)에는 어드레스 및 제어신호 포트들의 수에 해당하는 45개의 스캔 셀들(41)과 데이타 입력과 출력 포트들의 수에 해당하는 32 개의 스캔 셀들(51)이 존재한다. 따라서 하나의 내장 메모리 당 총 77개의 스캔 셀이 필요하며, 4개의 내장 메모리에는 총 308개의 스캔 셀이 필요하게 된다. 따라서, 도 5에 도시된 4개의 내장 메모리가 내장된 반도체 칩의 경우에 총 스캔 셀의 면적은, Area(wrapper) = Area(scan cell) * 308 이 된다.

표 1의 방식에 따라 스캔 셀을 구성하면 38개의 내장 메모리들의 총 포트 수가 2541개 이므로 총 2541개의 스캔 셀들이 필요하게 된다. 즉, 총 스캔 셀의 면적은, Area(wrapper) = Area(scan cell) * 2541 이 된다.

문제는 본래 목적의 노말 동작을 위한 로직의 면적에 대한 테스트 목적의 스캔 셀의 면적의 비율이 지나치게 높다는 데 있다. 특히, 현재의 추세대로 보다 많은 내장 메모리가 추가되는 상황에서는 Area(wrapper)/Area(normal function) 이 10% 이상이 되어 테스트 목적의 스캔 셀로 인해 반도체 칩 전체의 면적이 증가하는 오버헤드 문제는 더욱 커질 것이다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 내장 메모리의 입출력 포트 연결되어 있는 스캔 셀들을 공유하여 오버헤드 문제를 획기적으로 줄이는 스캔 테스트 장치를 제공하는 데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치는, 선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단과; 스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단과; 그리고 클럭 신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 스캔 테스트 장치는, 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 테스트 동작을 수행하는 제 3 선택수단을 부가적으로 더 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 내장 메모리들은 동일한 구성을 갖는 내장 메모리들인 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 선택수단은, 상기 내장 메모리들의 입력 포트들 중에서 동일한 기능을 수행하는 입력 포트들로부터 각각 데이타를 입력받는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 2 선택수단은, 캡쳐 모드시 상기 스캔 인에이블 신호(SE)가 디스에이블되어 상기 제 1 선택수단에서 출력된 데이타 입력을 선택적으로 출력하고, 쉬프트 모드시 상기 스캔 인에이블 신호(SE)가 인에이블되어 입력단으로부터 출력된 스캔 데이타를 선택적으로 출력하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 3 선택수단은, 노말 모드시 상기 테스트 인에이블 신호(TE)가 디스에이블되어 노말 동작이 진행되도록 하고, 테스트 모드시 상기 테스트 인에이블 신호(TE)가 인에이블되어 테스트 동작이 진행되도록 하는 것을 특징으로 한다.

본 발명의 다른 특징에 의한 서로 다른 구성을 가지는 내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치는, 선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단과; 스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단과; 그리고 클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 내장 메모리들은, 입력 포트의 갯수가 서로 다른 구성을 갖는 내장 메모리들인 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 선택수단은, 하나의 내장 메모리당 상기 동일한 기능을 수행하는 입력 포트들의 갯수가 최대인 것과 동일한 갯수를 갖는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 2 선택수단은, 캡쳐 모드시 상기 스캔 인에이블 신호(SE)가 디스에이블되어 상기 제 1 선택수단으로부터 출력된 데이타 입력을 선택적으로 출력하고, 쉬프트 모드시 상기 스캔 인에이블 신호(SE)가 인에이블되어 입력단으로부터 출력된 스캔 데이타를 선택적으로 출력하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 3 선택수단은, 노말 모드시 상기 테스트 인에이블 신호(TE)가 디스에이블되어 정상적인 메모리 동작이 진행되도록 하고, 테스트 모드시 상기 테스트 인에이블 신호(TE)가 인에이블되어 스캔 테스트 동작이 진행되도록 하는 것을 특징으로 한다.

본 발명의 또 다른 특징에 의한 동일한 구성의 내장 메모리들 및 서로 다른 구성의 내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치는, 선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단과; 스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단과; 그리고 클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 동일한 구성을 가지는 내장 메모리들은 입력 포트의 갯수가 동일하고, 상기 서로 다른 구성을 가지는 내장 메모리들은 입력 포트의 갯수가 서로 다른 것을 특징으로 한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 6은 본 발명에 따른 스캔 테스트 장치를 설명하기 위한 블록도이다. 상기 스캔 테스트 장치(100)는 동일한 구성의 내장 메모리들 및/또는 서로 다른 구성의 내장 메모리들의 폴트 검출을 위한 테스트 장치이다.

본 발명에 따른 상기 스캔 테스트 장치(100)는 선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들(in_k; k=1~n)을 선택적으로 출력하기 위한 제 1 선택수단(110)과; 스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단(120)과; 그리고 클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭(130)을 포함한다. 여기에, 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 테스트 동작을 수행하는 제 3 선택수단을 부가적으로 더 포함할 수도 있다.

실시예로서, 상기 제 1 선택수단(110)은 선택 신호(S)에 응답하여 동일 구성의 내장 메모리들 및/또는 서로 다른 구성의 내장 메모리들의 입력 포트들로부터 데이타를 입력받아 선택적으로 출력해주는 멀티플렉서이다. 상기 멀티플렉서의 입력단(in_k;k=1~n)에는 상기 내장 메모리들의 동일한 기능을 수행하는 입력 포트들로부터 데이타가 입력된다.

여기서, 동일한 기능을 수행하는 입력 포트들이란 각각 어드레스 입력 포트들, 제어신호 입력 포트들, 데이타 입력 포트들을 말한다. 예를 들면, 표 1에서 1024*32 구성을 가지는 내장 메모리에 있는 10개의 A(어드레스) 입력 포트들은 어드레스 입력이라는 동일한 기능을 수행하는 입력 포트들이다. 또한, 1024*32 구성을 가지는 내장 메모리와 128*22 구성을 가지는 내장 메모리에 있는 각각 10개, 7개의 A(어드레스) 입력 포트들도 동일한 기능을 수행하는 입력 포트들이다.

상기 제 1 선택수단(110)은 동일한 구성을 가지는 내장 메모리들(예를 들면, 1024*32 구성을 가지는 4개의 내장 메모리들)로부터 데이타를 입력받을 수도 있고, 서로 다른 구성을 가지는 내장 메모리들(예를 들면, 1024*32 구성을 가지는 내장 메모리와 128*22 구성을 가지는 내장 메모리 등)로부터 데이타를 입력받을 수도 있다. 또한, 동일한 구성을 가지는 내장 메모리들 및 서로 다른 구성을 가지는 내장 메모리들로부터 동시에 데이타를 입력받을 수도 있다.

상기 제 1 선택수단(110)에 입력된 데이타 입력들(in_k;k=1~n) 중에서 선택신호(S)에 의해 선택된 데이타 입력은 상기 제 2 선택수단(120)으로 보내진다.

상기 제 2 선택수단(120)과 상기 플립플롭(130)은 스캔 셀이다. 상기 스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(120)와, 클럭 신호(CK)에 응답하여 상기 멀티플렉서(120)로부터의 출력을 최종 출력(Q)으로 내보내는 플립플롭(130)으로 이루어진다.

상기 스캔 셀은 스캔 인에이블 신호(SE)에 따라 일반적인 플립플롭의 동작을 수행하는 캡쳐 모드(capture mode)와 쉬프트를 이용해 스캔 데이터를 입력하는 쉬프트 모드(shift mode)로 동작하게 된다. 스캔 인에이블 신호(SE)가 '0'의 값을 가지는 캡쳐 모드 시에는 데이터 입력(DI)핀을 통해 들어오는 원래의 입력 데이터가 선택되어 상기 플립플롭(130)의 데이터 입력단으로 인가됨으로써 일반적인 플립플롭과 동일하게 동작하되, 단지 상기 멀티플렉서(120)에 의한 지연이 추가된다. 그리고, 스캔 인에이블 신호(SE)가 '1'의 값을 가지는 쉬프트 모드 시에는 스캔 입력(SI)이 선택되어 상기 플립플롭(130)의 데이터 입력단으로 출력됨으로써 폴트 검출을 위한 원하는 데이터를 스캔 입력(SI)으로 인가할 수 있다.

상기 제 3 선택수단(140)은 상기 스캔 셀의 출력단에 위치하며 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 스캔 테스트 동작을 선택하는 트라이버퍼이다.

노말 모드 시에는 테스트 인에이블 신호(TE)가 '0'의 값으로 인가되어, 정상적인 메모리로의 데이타 입출력 동작이 진행된다. 그리고 테스트 모드 시에는 테스트 인에이블 신호(TE)가 '1'의 값으로 인가되어, 종래의 스캔 셀과 동일하게 동작한다.

한편, 테스트 인에이블 신호(TE)가 '1'의 값인 상태에서, 스캔 인에이블 신호(SE)가 '1' 의 값을 갖는 '쉬프트 모드' 인 경우에는 멀티플렉서(120)로부터 스캔 입력(SI)이 선택되어 플립플롭(130)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 스캔 입력(SI)이 상기 트라이버퍼(140)를 통과하여 최종 출력(SO)으로 나가게 된다. 한편, 스캔 인에이블 신호(SE)가 '0' 의 값을 갖는 '캡쳐 모드' 인 경우에는 상기 멀티플렉서(120)로부터 데이타 입력(DI)이 선택되어 상기 플립플롭(130)의 데이터 입력단으로 출력되고, 클럭 신호(CK)에 응답하여 데이타 입력(DI)이 트라이 버퍼(60)를 통과하여 최종 출력(SO)으로 나가게 된다.

도 7은 본 발명의 바람직한 실시예를 설명하기 위한 블록도이다. 도 7에서 내장 메모리들(201~204)은 동일한 구성을 가지는 내장 메모리들이다. 예를 들면, 1024*32 구성을 가지는 4개의 내장 메모리들이 도시되어 있다. 한편, 스캔 테스트 장치(100)는 제 1 선택수단(110)과 제 2 선택수단(120)과 플립플롭(130)으로 구성되며, 동작 원리는 도 6에서 설명한 바와 같다.

도 7을 참조하면, 상기 스캔 테스트 장치(100)에는 동일한 기능을 수행하는 입력 포트들로부터 데이타가 입력된다. 예를 들어, 내장 메모리들(201~204)이 표 1에서 1024*32 구성을 가지는 내장 메모리들이라고 가정하면, 상기 내장 메모리들은 각각 어드레스 및 제어신호들을 입력받는 입력 포트들(A, BWEN, CSN, WEN, OEN)과 데이타를 입력받는 입력 포트들(DI)을 가진다. 도 7에서는 도면의 복잡함을 피하고 설명의 편의를 위해 상기 입력 포트들을 간략화한 것이며, 실제로는 각각의 입력 포트들마다 상기 스캔 테스트 장치(100)가 연결되어 있다.

종래 방법에 의하면, 표 1의 구성을 가지는 내장 메모리(1024*32)는 어드레스 및 제어신호를 입력받는 45개의 입력 포트들과 데이타를 입력받는 32개의 입력 포트들을 가진다. 따라서 내장 메모리 하나당 총 77개의 스캔 셀을 필요로 한다. 그리고 4개의 내장 메모리가 실장된 반도체 칩에서는 전체적으로 총 308개의 스캔 셀을 필요로 한다.

그러나 본 발명에 의하면, 4개의 내장 메모리가 실장된 반도체 칩에 총 77개의 스캔 테스트 장치(100)만 있으면 된다. 즉, 멀티플렉서(110)를 이용하여 스캔 셀(120, 130)들을 공유하므로 총 77개의 스캔 셀만 있으면 되므로, 스캔 셀의 갯수를 1/4 로 줄일 수 있어 오버헤드 문제는 크게 개선된다. 내장 메모리의 갯수가 증가하면 할 수록 오버헤드 문제는 더욱 개선될 것이다.

도 8은 본 발명의 다른 바람직한 실시예를 설명하기 위한 블록도이다.

도 8에서 내장 메모리들(205~208)은 동일한 구성을 가지는 내장 메모리들(205, 206)과 서로 다른 구성을 가지는 내장 메모리들(207, 208 등)이 혼재한다. 예를 들면, 제 1 내장 메모리(205)와 제 2 내장 메모리(206)는 1024*32 구성을 가지는 내장 메모리들이며, 제 3 내장 메모리(207)는 128*22 구성을 가지는 내장 메모리이며, 제 4 내장 메모리(208)는 128*24 구성을 가지는 내장 메모리이다. 그리고, 상기 내장 메모리들(205~208)의 입력 포트들은 모두 동일한 기능을 수행하는 입력들이라고 가정한다.

상기 입력 포트들의 폴트 커버리지를 모두 검출하기 위해서, 종래에는 총 13개의 스캔 셀들이 필요하지만, 본 발명에 의하면 도 8에서 보는 바와 같이 총 4개의 스캔 테스트 장치만을 필요로 한다.

여기서, 서로 다른 구성을 가지는 내장 메모리들이 포함된 경우 동일한 기능을 수행하는 입력 포트들의 수도 달라지게 된다. 즉, 제 1 및 제 2 내장 메모리는 4개의 입력 포트들을 가지고, 제 3 내장 메모리는 3개의 입력 포트들, 제 4 내장 메모리는 2개의 입력 포트들을 가진다. 이들을 모두 공유하기 위해서는 이 중에서 가장 많은 입력 포트들을 가지는 것도 동일한 갯수의 멀티플렉서(110)가 필요하다. 즉, 4개의 스캔 테스트 장치를 필요로 한다.

표 1의 마지막 행(Max)에는 각 열에서 가장 큰 값들이 나열되어 있다. 즉, A는 내장 메모리(1024*24)에서 가장 큰 값인 '10'을 가지며, BWEN는 내장 메모리(32*64)에서 가장 큰 값인 '64'를 가진다.

여기서, 각 열에서 가장 큰 값들을 취하는 이유는 표 1에 있는 모든 내장 메모리들을 모두 공유하도록 하기 위함이다. 즉, 10개의 멀티플렉서를 사용해서 모든 내장 메모리의 A 포트들을 10개의 스캔 셀로 공유하게 할 수 있다. 또한 64개의 멀티플렉서를 사용해서 모든 내장 메모리의 BWEN 포트들을 64개의 스캔 셀로 공유할 수 있다. DOUT 포트들에는 64개의 멀티플렉서를 사용하여 64개의 스캔 셀로 공유할 수 있다. 따라서, 전체적으로 141개의 스캔 셀로 각 포트들에 대해 스캔 동작을 할 수 있게 된다.

종래의 방법에 의해 스캔 셀을 구성하면 38개의 내장 메모리들의 총 포트 수가 2541개 이므로 총 2541개의 스캔 셀들이 필요하였다. 즉, 총 스캔 셀의 면적은, Area(wrapper) = Area(scan cell) * 2541 이 된다. 그러나 본 발명에 의하면, Area(wrapper) = Area(scan cell) * 141 이 된다. 이는 단순히 산술적인 수치만 비교해보다라도 (141/2541)*100 = 5.5% 라는 획기적인 결과를 얻을 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 스캔 테스트 장치에 의하면, 멀티플렉서를 통해 스캔 셀들을 공유하도록 함으로써 내장 메모리의 증가에 따른 스캔 셀의 증가로 인한 오버헤드 문제를 획기적으로 줄일 수 있다.

도 1a는 폴트 검출 원리를 개념적으로 설명하기 위한 도면이다.

도 1b는 도 1a의 예시 회로도이다.

도 2a는 스캔 셀의 회로도이다.

도 2b는 도 2a의 스캔 셀을 체인 방식으로 연결한 도면이다.

도 3은 논리 회로와 내장 메모리를 포함하는 반도체 칩의 단순 블록도이다.

도 4는 스캔 셀을 내장 메모리의 입력 포트에 연결한 반도체 칩의 블록도이다.

도 5는 복수개의 내장 메모리를 포함한 반도체 칩의 블록도이다.

도 6은 본 발명에 따른 스캔 테스트 장치의 회로도이다.

도 7은 동일한 구성을 가지는 내장 메모리와 도 6의 스캔 테스트 장치를 포함하는 반도체 칩의 단순 블록도이다.

도 8은 서로 다른 구성을 가지는 내장 메모리와 도 6의 스캔 테스트 장치를 포함하는 반도체 칩의 단순 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

100 : 스캔 테스트 장치 110 : 제 1 선택수단

120 : 제 2 선택수단 130 : 플립플롭

140 : 제 3 선택수단 201 ~ 208 : 내장 메모리

Claims

내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치에 있어서:

선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단(110)과;

스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단(120)과; 그리고

클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭(130)을 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 1 항에 있어서,

상기 스캔 테스트 장치(100)는, 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 테스트 동작을 수행하는 제 3 선택수단(140)을 부가적으로 더 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 1 항 또는 제 2 항에 있어서,

상기 내장 메모리들은, 동일한 구성을 갖는 내장 메모리들인 것을 특징으로 하는 스캔 테스트 장치.
제 3 항에 있어서,

상기 제 1 선택수단(110)은, 상기 내장 메모리들의 입력 포트들 중에서 동일한 기능을 수행하는 입력 포트들로부터 각각 데이타를 입력받는 것을 특징으로 하는 스캔 테스트 장치.
제 3 항에 있어서,

상기 제 2 선택수단(120)은, 캡쳐 모드시 상기 스캔 인에이블 신호(SE)가 디스에이블되어 상기 제 1 선택수단에서 출력된 데이타 입력을 선택적으로 출력하고,

쉬프트 모드시 상기 스캔 인에이블 신호(SE)가 인에이블되어 입력단으로부터 출력된 스캔 데이타를 선택적으로 출력하는 것을 특징으로 하는 스캔 테스트 장치.
제 3 항에 있어서,

상기 제 3 선택수단(130)은, 노말 모드시 상기 테스트 인에이블 신호(TE)가 디스에이블되어 노말 동작이 진행되도록 하고,

테스트 모드시 상기 테스트 인에이블 신호(TE)가 인에이블되어 테스트 동작이 진행되도록 하는 것을 특징으로 하는 스캔 테스트 장치.
서로 다른 구성을 가지는 내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치에 있어서:

선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단(110)과;

스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단(120)과; 그리고

클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭(130)을 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 7 항에 있어서,

상기 스캔 테스트 장치(100)는, 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 테스트 동작을 수행하는 제 3 선택수단(140)을 부가적으로 더 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 7 항 또는 제 8 항에 있어서,

상기 내장 메모리들은, 동일한 기능을 수행하는 입력 포트들의 갯수가 서로 다른 것을 특징으로 하는 스캔 테스트 장치.
제 9 항에 있어서,

상기 제 1 선택수단(110)은, 상기 동일한 기능을 수행하는 입력 포트들로부터 각각 데이타를 입력받는 것을 특징으로 하는 스캔 테스트 장치.
제 10 항에 있어서,

상기 제 1 선택수단(110)은, 하나의 내장 메모리당 상기 동일한 기능을 수행하는 입력 포트들의 갯수가 최대인 것과 동일한 갯수를 갖는 것을 특징으로 하는 스캔 테스트 장치.
제 9 항에 있어서,

상기 제 2 선택수단(120)은, 캡쳐 모드시 상기 스캔 인에이블 신호(SE)가 디스에이블되어 상기 제 1 선택수단으로부터 출력된 데이타 입력을 선택적으로 출력하고,

쉬프트 모드시 상기 스캔 인에이블 신호(SE)가 인에이블되어 입력단으로부터 출력된 스캔 데이타를 선택적으로 출력하는 것을 특징으로 하는 스캔 테스트 장치.
제 9 항에 있어서,

상기 제 3 선택수단(130)은, 노말 모드시 상기 테스트 인에이블 신호(TE)가 디스에이블되어 정상적인 메모리 동작이 진행되도록 하고,

테스트 모드시 상기 테스트 인에이블 신호(TE)가 인에이블되어 스캔 테스트 동작이 진행되도록 하는 것을 특징으로 하는 스캔 테스트 장치.
동일한 구성의 내장 메모리들 및 서로 다른 구성의 내장 메모리들의 폴트 검출을 위한 스캔 테스트 장치에 있어서:

선택 신호(S)에 응답하여 상기 내장 메모리들의 폴트 검출을 위한 데이타 입력들을 선택적으로 출력하기 위한 제 1 선택수단(110)과;

스캔 인에이블 신호(SE)에 응답하여 상기 제 1 선택수단으로부터의 데이타 입력 및 입력단으로부터의 스캔 입력을 선택적으로 출력하기 위한 제 2 선택수단(120)과; 그리고

클럭신호(CK)에 응답하여 상기 제 2 선택수단으로부터의 출력을 출력단으로 내보내는 플립플롭(130)을 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 14 항에 있어서,

상기 스캔 테스트 장치(100)는, 테스트 인에이블 신호(TE)에 응답하여 노말 동작 또는 테스트 동작을 수행하는 제 3 선택수단(140)을 부가적으로 더 포함하는 것을 특징으로 하는 스캔 테스트 장치.
제 14 항 또는 제 15 항에 있어서,

상기 동일한 구성을 가지는 내장 메모리들은, 동일한 기능을 수행하는 입력 포트들의 갯수가 동일하고,

상기 서로 다른 구성을 가지는 내장 메모리들은, 동일한 기능을 수행하는 입력 포트들의 갯수가 서로 다른 것을 특징으로 하는 스캔 테스트 장치.
제 16 항에 있어서,

상기 제 1 선택수단(110)은, 상기 동일한 기능을 수행하는 입력 포트들로부터 각각 데이타를 입력받는 것을 특징으로 하는 스캔 테스트 장치.
제 17 항에 있어서,

상기 제 1 선택수단(110)은, 하나의 내장 메모리당 상기 동일한 기능을 수행하는 입력 포트들의 갯수가 최대인 것과 동일한 갯수를 갖는 것을 특징으로 하는 스캔 테스트 장치.
제 16 항에 있어서,

상기 제 2 선택수단(120)은, 캡쳐 모드시 상기 스캔 인에이블 신호(SE)가 디스에이블되어 상기 제 1 선택수단으로부터 출력된 데이타 입력을 선택적으로 출력하고,

쉬프트 모드시 상기 스캔 인에이블 신호(SE)가 인에이블되어 입력단으로부터 출력된 스캔 데이타를 선택적으로 출력하는 것을 특징으로 하는 스캔 테스트 장치.
제 16 항에 있어서,

상기 제 3 선택수단(130)은, 노말 모드시 상기 테스트 인에이블 신호(TE)가 디스에이블되어 정상적인 메모리 동작이 진행되도록 하고,

테스트 모드시 상기 테스트 인에이블 신호(TE)가 인에이블되어 스캔 테스트 동작이 진행되도록 하는 것을 특징으로 하는 스캔 테스트 장치.