JP2009301676A - 半導体装置 - Google Patents

Abstract

【課題】半導体記憶装置試験回路において、回路面積の増大を殆ど招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行う。
【解決手段】半導体記憶装置試験回路（１）は、半導体記憶装置（９００）に入力するための第１テストデータ及び前記第１テストデータに応じた期待値データを生成するデータ生成手段（１２０）と、第１テストデータを保持する第１データ保持手段（２１０）と、期待値データを保持する第２データ保持手段（２２０）と、半導体記憶装置から出力された出力データと期待値データとを比較して比較結果データを出力する比較手段（４００）と、第２データ保持手段に入力されるデータを、期待値データと出力データとの間で切り替え可能な切替手段（６１０）とを備え、第１及び第２データ保持手段は、外部から第２テストデータを入力可能なスキャンチェーンを構成する。
【選択図】図１

Description

本発明は、半導体装置に関する。本発明は例えば、ＲＡＭ（Random Access Memory）等の半導体記憶装置の試験を行うための試験回路の技術分野に適用できる。

ＬＳＩ（Large Scale Integration）等の半導体集積回路に組み込まれたＲＡＭ等の半導体記憶装置の試験を行う方法として、ＢＩＳＴ（Built-In Self Test：組込み自己テスト）回路を用いた方法（以下、適宜「ＢＩＳＴ試験」と称す）が知られている（例えば特許文献１から３参照）。ＢＩＳＴ回路は半導体集積回路に予め作り込まれ、テストパターンを自動生成するデータ発生回路や、半導体記憶装置からの出力と期待値とを比較する比較回路などを含む。ＢＩＳＴ試験では、データ発生回路によって生成されたテストパターンが入力した半導体記憶装置からの出力データと期待値とを比較することで、半導体記憶装置に不具合があったか否かを示す試験結果がＬＳＩテスタなどの外部に出力される。

また、半導体記憶装置の試験を行う他の方法として、スキャンパス或いはスキャンチェーンを構成する複数のスキャンフリップフロップを含むスキャンテスト回路を用いた方法（以下、適宜「スキャンテスト」と称す）が知られている（例えば特許文献１及び２参照）。スキャンテスト回路は、半導体集積回路に予め作り込まれる。スキャン試験では、外部から入力するテストパターンを、スキャンパスを通じて半導体記憶装置の入力側のスキャンフリップフロップに保持させた後に半導体記憶装置に入力する。更に、半導体記憶装置からの出力データを、半導体記憶装置の出力側のスキャンフリップフロップに保持させる。このようにスキャンフリップフロップに保持された出力データを、スキャンパスを通じて外部に取り出すことにより、半導体記憶装置に不具合があったか否かを判定することが可能になる。
特開２００６−４５０９号公報 特開２００２−３２９９８号公報 特開平１１−６５８７２号公報

上述したＢＩＳＴ試験によれば、ＢＩＳＴ回路、より具体的には、ＢＩＳＴ回路を構成するデータ発生回路によってデータパターンが自動生成されるので、上述したスキャンテストに比べて半導体記憶装置の試験を短時間で行うことができる。しかしながら、ＢＩＳＴ試験では、テストパターンがＢＩＳＴ回路によって自動生成できる範囲内のものに限られてしまうので、外部から任意のテストパターンを半導体記憶装置に入力することができるスキャンテストに比べて、半導体記憶装置の多様な試験を行うことが困難であるという技術的問題点がある。

言い換えれば、スキャンテストによれば、外部から任意のテストパターンを半導体記憶装置に入力することができる反面、テストパターンが自動生成されるＢＩＳＴ試験に比べて、多数のテストパターンを半導体記憶装置に入力して試験を行うことが困難であるという技術的問題点がある。

他方で、半導体記憶装置の試験を行うために半導体集積回路に作り込まれる試験回路は、その回路面積或いは回路規模ができる限り小さいことが望まれる。

本発明は、例えば上述した問題点に鑑みなされたものであり、回路面積の増大を招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行うことが可能な半導体装置を提供することを課題とする。

本発明の一つの観点では、半導体装置は、前記半導体記憶装置に入力する第１テストデータ、及び前記第１テストデータに応じて前記半導体記憶装置から出力される正常な出力データとして期待される期待値データを生成するデータ生成手段と、前記データ生成手段によって生成された第１テストデータを保持する第１データ保持手段と、前記データ生成手段によって生成された期待値データを保持する第２データ保持手段と、前記第１データ保持手段によって保持された前記第１テストデータが入力した前記半導体記憶装置から出力する出力データと、前記第２データ保持手段によって保持された前記期待値データとを比較して、前記出力データと前記期待値データとの一致又は不一致のいずれかを示す比較結果データを出力する比較手段と、前記第２データ保持手段に入力するデータを、前記期待値データと前記出力データとのいずれかに切り替える切替手段とを備え、前記第１データ保持手段及び前記第２データ保持手段は、外部から第２テストデータを入力可能なスキャンチェーンを構成する。

上述した半導体装置によれば、回路面積の増大を招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行うことができる。

特に、上述の半導体装置によれば、半導体記憶装置の試験を行う際、第２データ保持手段に入力するデータを、切替手段によって期待値データと半導体記憶装置から出力される出力データとの間で切り替えることにより、同一の回路を用いてＢＩＳＴ試験及びスキャンテストの両方の試験を行うことができる。つまり、この半導体装置は、上述したＢＩＳＴ回路及びスキャンテスト回路の両方の回路として機能する。

また、上述の半導体装置では、ＢＩＳＴ試験を行う際に期待値データを保持するためのデータ保持手段と、スキャンテストを行う際に半導体記憶装置から出力される出力データを保持するためのデータ保持手段とを別個に設ける必要がない。言い換えれば、スキャンテストを行うためだけのデータ保持手段を追加する必要がない。よって、この半導体装置によれば、回路面積の増大を招くことなく、同一の回路を用いてＢＩＳＴ試験及びスキャンテストの両方の試験を行うことができる。

以下では、本発明の実施形態について図を参照しつつ説明する。

本実施形態に係る半導体装置について、図１及び図２を参照して説明する。

先ず、本実施形態に係る、試験回路を有する半導体装置の構成について、図１を参照して説明する。

図１は、本実施形態に係る半導体装置の全体構成を、被試験体であるＲＡＭと共に示すブロック図である。

図１において、本実施形態に係る半導体記憶装置試験回路１は、「半導体記憶装置」の一例としてのＲＡＭ９００を有する半導体集積回路に作り込まれている。即ち、半導体記憶装置試験回路１及びＲＡＭ９００は、１チップの半導体集積回路の一部を構成している。

半導体記憶装置試験回路１は、ＢＩＳＴ制御部１００と、ラッチ回路２１０ａ、２１０ｂ（以下、まとめて「ラッチ回路２１０」と称する）と、ラッチ回路２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄ（以下、まとめて「ラッチ回路２２０」と称する）と、比較回路４００と、データレシーバ５００と、ディレイゲート３１１、３１２、３１３、３２１、３２２、３２３、３２４及び３３０と、切替回路６１０と、切替制御回路６２０とを備えている。尚、ラッチ回路２１０は「第１データ保持手段」の一例であり、ラッチ回路２２０は「第２データ保持手段」の一例である。

ＢＩＳＴ制御部１００は、ＢＩＳＴコントローラ回路１１０、データ発生回路１２０及びアドレスカウンタ回路１３０を含む。

ＢＩＳＴコントローラ回路１１０は、データ発生回路１２０、アドレスカウンタ回路１３０及び比較回路４００の動作を制御する。半導体記憶装置試験回路１によってＢＩＳＴ試験が行われる際には、データ発生回路１２０、アドレスカウンタ回路１３０及び比較回路４００は、ＢＩＳＴコントローラ回路１１０によって各々の動作が制御される。

データ発生回路１２０は「データ発生手段」の一例であり、複数のテストデータ或いはテストパターン、及びこれに対応する期待値データを自動的に生成することが可能である。半導体記憶装置試験回路１によってＢＩＳＴ試験が行われる際には、データ発生回路１２０によって生成されたテストデータはラッチ回路２１０に入力し、データ発生回路１２０によって生成された期待値データはラッチ回路２２０に入力する。

ラッチ回路２１０及び２２０は、スキャンフリップフロップを夫々含む。ラッチ回路２１０及び２２０は、入力側ラッチ９１０、出力側ラッチ９２０及びデータレシーバ５００と共に、スキャンチェーン或いはスキャンパスの一部を構成している。なお、図１において、スキャンチェーンの経路を破線で示している。スキャンチェーンの構成については、後に詳細に説明する。

ラッチ回路２１０は、ＢＩＳＴ制御部１００から出力されるテストデータを順次に保持することが可能である。半導体記憶装置試験回路１によってＢＩＳＴ試験が行われる際には、ＢＩＳＴ制御部１００から出力するテストデータは、ラッチ回路２１０ａ及び２１０ｂを順次に転送され、ＲＡＭ９００の入力側に設けられたスキャンフリップフロップを含んでなる入力側ラッチ９１０に入力する。

ラッチ回路２２０は、ＢＩＳＴ制御部１００から出力される期待値データを順次に保持することが可能である。半導体記憶装置試験回路１によってＢＩＳＴ試験が行われる際には、ＢＩＳＴ制御部１００から出力する期待値データは、ラッチ回路２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄを順次に転送され、比較回路４００に入力する。

比較回路４００は「比較手段」の一例であり、ＲＡＭ９００、より具体的には、ＲＡＭ９００における出力側に設けられたスキャンフリップフロップを含む出力側ラッチ９２０から出力された出力データと、ＢＩＳＴ制御部１００からラッチ回路２２０を介して出力された期待値データとを比較して、比較結果データを出力する。比較結果データは、ＲＡＭ９００から出力された出力データと期待値データとが一致したか否か、言い換えれば、期待値データと不一致である出力データがあったか否かを示すデータである。

データレシーバ５００は、スキャンフリップフロップを含む。データレシーバ５００は、比較回路４００から出力する比較結果データを保持することが可能である。

ディレイゲート３１１〜３１３、３２１〜３２４及び３３０は、バッファ回路を夫々有し、データの伝搬時間を所定時間だけ遅延させる。ディレイゲート３１１は、ラッチ回路２１０ａと２１０ｂとの間に設けられている。ディレイゲート３１２は、ラッチ回路２１０ｂとＲＡＭ９００との間、より具体的には、ラッチ回路２１０ｂと入力側ラッチ９１０との間に設けられている。ディレイゲート３１３は、ＲＡＭ９００と比較回路４００との間、より具体的には、出力側ラッチ９２０と比較回路４００との間に設けられている。ディレイゲート３２１は、ラッチ回路２２０ａと２２０ｂとの間、より具体的には、ラッチ回路２２０ａと切替回路６１０との間に設けられている。ディレイゲート３２２は、ラッチ回路２２０ｂと２２０ｃとの間に設けられている。ディレイゲート３２３は、ラッチ回路２２０ｃと２２０ｄとの間に設けられている。ディレイゲート３２４は、ラッチ回路２２０ｄと比較回路４００との間に設けられている。ディレイゲート３３０は、比較回路４００とデータレシーバ５００との間に設けられている。尚、ディレイゲート３１１及び３１２は「第１遅延手段」の一例であり、ディレイゲート３２１、３２２及び３２３は「第２遅延手段」の一例である。

図１中で破線で示すように、ラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００は、スキャンチェーンの一部を構成している。即ち、ラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００を夫々構成するスキャンフリップフロップは、通常動作時における入力端子及び出力端子に加えて、スキャン動作時における入力端子としてのスキャンイン端子と、出力端子としてのスキャンアウト端子とを備えている。これらスキャンフリップフロップの各々のスキャンアウト端子が他のスキャンフリップフロップのスキャンイン端子に接続されることにより、これらスキャンフリップフロップが直列に接続されている。

より具体的には、ラッチ回路２１０ａのスキャンアウト端子がラッチ回路２２０ａのスキャンイン端子に接続され、ラッチ回路２２０ａのスキャンアウト端子がラッチ回路２２０ｂのスキャンイン端子に接続される。また、ラッチ回路２２０ｂのスキャンアウト端子がラッチ回路２１０ｂのスキャンイン端子に接続され、ラッチ回路２１０ｂのスキャンアウト端子が入力側ラッチ９１０のスキャンイン端子に接続される。さらに、入力側ラッチ９１０のスキャンアウト端子がラッチ回路２２０ｃのスキャンイン端子に接続され、ラッチ回路２２０ｃのスキャンアウト端子がラッチ回路２２０ｄのスキャンイン端子に接続される。また、ラッチ回路２２０ｄのスキャンアウト端子が出力側ラッチ９２０のスキャンイン端子に接続され、出力側ラッチ９２０のスキャンアウト端子がデータレシーバ５００のスキャンイン端子に接続されている。

ラッチ回路２１０ａのスキャンイン端子にはスキャンデータ入力用端子ＳＩが接続されており、図１に示されたスキャンチェーンは、外部からスキャンデータ入力用端子ＳＩを介してデータを入力可能に構成されている。データレシーバ５００のスキャンアウト端子にはスキャンデータ出力用端子ＳＯが接続されており、図１に示されたスキャンチェーンは、スキャンデータ出力用端子ＳＯを介して外部にデータを出力可能に構成されている。

このようなスキャンチェーンによって、外部からスキャンデータ入力端子ＳＩを介して任意のデータを入力して、ラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００に保持させることが可能となる。

また、図１のスキャンチェーンによれば、ラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００に保持されたデータを、スキャンデータ出力端子ＳＯから外部に出力させることが可能となる。即ち、スキャンチェーンを構成するラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００は、クロック信号に基づいて、外部からスキャンデータ入力端子ＳＩを介して入力されるデータを、ラッチ回路２１０及び２２０、入力側ラッチ９１０、出力側ラッチ９２０並びにデータレシーバ５００の各々で順次に保持して出力するシフトレジスタとして機能することができる。

図１において、切替回路６１０は「切替手段」の一例であり、スイッチング素子を含んで構成されている。切替回路６１０は、ラッチ回路２２０ｂに入力するデータを、ラッチ回路２２０ａからディレイゲート３２１を介して出力されたデータと、ＲＡＭ９００から出力された出力データとの間で切り替え可能に構成されている。即ち、切替回路６１０の切替え動作によって、ラッチ回路２２０ｂに、ＢＩＳＴ制御部１００から出力される期待値データに代えて、ＲＡＭ９００から出力される出力データを入力することが可能となる。

切替制御回路６２０は「切替制御手段」の一例であり、切替回路６１０を外部からの制御信号に応じて選択的に切り替える。例えば、切替制御回路６２０は、外部からスキャンデータ入力端子ＳＩを介して入力したテストデータに含まれる制御信号、例えば、スキャンテストである旨を示す信号に応じて、ＲＡＭ９００から出力された出力データがラッチ回路２２０ｂに入力するように、切替回路６１０を切り替える。尚、切替制御回路６２０を設けずに、切替回路６１０の切り替え動作を制御する制御信号が外部から切替回路６１０に直接入力するように構成してもよい。

以上のように構成された半導体記憶装置試験回路１によれば、ＲＡＭ９００の試験を行う際、ラッチ回路２２０ｂに入力するデータを、切替回路６１０によって、期待値データとＲＡＭ９００から出力される出力データとの間で切り替えることにより、ＢＩＳＴ試験及びスキャンテストの両方の試験を行うことができる。

次に、本実施形態に係る半導体記憶装置試験回路によるＢＩＳＴ試験及びスキャンテストについて、図１及び図２を参照して説明する。

先ず、本実施形態に係る半導体記憶装置試験回路によるＢＩＳＴ試験について、図１を参照して説明する。

図１において、ＢＩＳＴ試験を行う際には、先ず、ラッチ回路２２０ｂに期待値データが入力するように、切替制御回路６２０によって切替回路６１０をラッチ回路２２０ａ側に切り替える。次に、ＢＩＳＴ制御部１００によってテストデータ及び期待値データが順次に自動的に生成される。生成されたテストデータは、ラッチ回路２１０ａ及び２１０ｂの各々によって順次に保持され出力されることで、ＲＡＭ９００に入力する。ＲＡＭ９００から出力する出力データは、比較回路４００に入力する。一方、ＢＩＳＴ制御部１００により生成された基準値データは、ラッチ回路２２０ａ、２２０ｂ、２２０ｃ及び２２０ｄの各々によって順次に保持され出力されることで、比較回路４００に入力する。

次に、比較回路４００によって、ＲＡＭ９００からの出力データと、ラッチ回路２２０を介して出力された期待値データとが一致するのかどうかを示す比較結果データが生成される。尚、比較回路４００によって生成された比較結果データは、データレシーバ５００に出力され、データレシーバ５００によって保持される。データレシーバ５００に保持された比較結果データは、上述したスキャンチェーンを利用して、スキャンチェーンによるスキャン動作によってスキャンデータ出力端子ＳＯから外部に取り出すことができる。このように、本実施形態に係る半導体記憶装置試験回路１によれば、ＢＩＳＴ制御部１００によってテストデータ及び期待値を自動的に生成すると共に、比較回路４００によってＲＡＭ９００から出力される出力データと基準値データとを比較して、比較結果データを生成するＢＩＳＴ試験を行うことができる。

次に、本実施形態に係る半導体記憶装置試験回路によるスキャンテストについて、図１に加えて図２を参照して説明する。

図２は、本実施形態に係る半導体記憶装置試験回路によるスキャンテストの流れを示すフローチャートである。

本実施形態においてスキャンテストを行う際には、先ず、ラッチ回路２２０ｂにＲＡＭ９００から出力される出力データが入力するように、切替制御回路６２０によって切替回路６１０をラッチ回路９２０側に切り替える（Ｓ１１０）。

次に、外部からテストデータを、スキャンデータ入力端子ＳＩを介してラッチ回路２１０に設定する（Ｓ１２０）。即ち、入力端子ＳＩを介して入力した前記テストデータをスキャンチェーン上で転送させることで、ラッチ回路２１０ａ及び２１０ｂの各々にテストデータを保持させる。つまり、上述した外部からテストデータをスキャンデータ入力端子ＳＩを介して入力可能に構成されたスキャンチェーンを利用して、例えば、ラッチ回路２１０ａに第１のテストパターンを有するテストデータを保持させると共に、ラッチ回路２１０ｂに第２のテストパターンを有するテストデータを保持させる。ここで、外部からスキャンデータ入力端子ＳＩを介して入力するテストデータは、例えば外部に設けられたテスタによって任意に設定可能である。よって、ＢＩＳＴ制御部１００によって生成され得るテストデータ以外のテストデータをラッチ回路２１０に設定することが可能である。従って、ＲＡＭ９００に対して多様な試験を行うことが可能となる。

次に、ラッチ回路２１０ａ及び２１０ｂに設定されたテストデータで試験を行う（Ｓ１３０）。即ち、ラッチ回路２１０ａ及び２１０ｂに保持されたテストデータをＲＡＭ９００に順次に転送すると共に、ＲＡＭ９００から順次に出力される出力データをラッチ回路２２０ｂ及び２２０ｃに保持する。尚、上述したように、ラッチ回路２２０ｂにＲＡＭ９００から出力される出力データが入力するように、切替制御回路６２０によって切替回路６１０がラッチ回路９２０側に切り替えられているので（Ｓ１１０）、ＲＡＭ９００から順次に出力される出力データをラッチ回路２２０ｂ及び２２０ｃに保持することが可能となっている。

次に、ラッチ回路２２０ｂ及び２２０ｃに保持された出力データを、スキャンデータ出力端子ＳＯを介して外部に取り出す（Ｓ１４０）。即ち、ラッチ回路２２０ｂ及び２２０ｃに保持された出力データを上述したスキャンチェーン上で転送することで、ラッチ回路２２０ｂ及び２２０ｃに保持された出力データを、スキャンデータ出力端子ＳＯを介して外部に出力する。外部に取り出された出力データを解析することで、ＲＡＭ９００に不具合があるか否かの判定が可能であると共に、ＲＡＭ９００の不具合の詳細な解析が可能となる。このように、本実施形態に係る半導体記憶装置試験回路１によれば、スキャンチェーンを利用してラッチ回路２１０ａ及び２１０ｂに外部からテストデータを設定するスキャンテストを行うことができる。

ここで、本実施形態では特に、切替回路６１０を設けることにより、ラッチ回路２２０ｂによって、ＢＩＳＴ試験時には期待値データを保持し、スキャンテスト時にはＲＡＭ９００から出力される出力データを保持することが可能に構成されている。よって、本実施形態によれば、ＢＩＳＴ試験を行う際に期待値データを保持するためのラッチ回路と、スキャンテストを行う際にＲＡＭ９００から出力される出力データを保持するためのラッチ回路とを別個に設ける必要がない。言い換えれば、典型的なＢＩＳＴ回路に設けられるテストデータ或いは期待値データを保持するためのラッチ回路、本実施形態では、ラッチ回路２１０及び２２０以外に、スキャンテストを行うためだけのラッチ回路を追加する必要がない。よって、仮に、何らの対策もほどこさず、単純に、典型的なＢＩＳＴ回路及びスキャンテスト回路の両方を半導体集積回路に作り込む場合と比較して、回路面積の増大を抑制することができる。

更に、本実施形態では特に、切替回路６１０は、１つのディレイゲート３２１と共に、ラッチ回路２２０ａ及び２２０ｂ間に設けられている。更に、ラッチ回路２２０ａ及び２２０ｂ間におけるデータの遅延時間と、ラッチ回路２１０ａ及び２１０ｂ間におけるデータの遅延時間との差が小さくなるように、好ましくは、差が無くなるように、ラッチ回路２２０ａ及び２２０ｂ間に設けられた切替回路６１０及びディレイゲート３２１、並びにラッチ回路２１０ａ及び２１０ｂ間に設けられた２つのディレイゲート３１１の各々におけるデータの遅延時間が調整されている。これにより、ＢＩＳＴ制御部１００から出力されるテストデータ及び期待値データを互いに殆ど或いは完全に同じタイミングで転送することができ、ＲＡＭ９００の試験を好適に行うことが可能となる。

加えて、本実施形態では、切替回路６１０は、１つのディレイゲート３２１と共に、ラッチ回路２２０ａ及び２２０ｂ間に設けられているので、仮にラッチ回路２２０ａ及び２２０ｂ間に、切替回路６１０が設けられず、ディレイゲート３２１が２つ設けられた場合と比較して、回路面積の増大を殆ど或いは実践上全く招かない。

尚、本実施形態では、切替回路６１０をラッチ回路２２０ａ及び２２０ｂ間に設け、切替回路６１０の切替え動作によって、ラッチ回路２２０ｂに、ＢＩＳＴ制御部１００から出力される基準値データに代えて、ＲＡＭ９００からの出力データを入力することが可能な構成としたが、切替回路６１０の配置はこれに限定されない。例えば、切替回路６１０をＢＩＳＴ制御部１００及びラッチ回路２２０ａ間に設け、切替回路６１０の切り替え動作によって、ラッチ回路２２０ａにＲＡＭ９００からの出力データが入力可能な構成としてもよいし、切替回路６１０をラッチ回路２２０ｂ及び２２０ｃ間に設け、切替回路６１０の切り替え動作によって、ラッチ回路２２０ｃにＲＡＭ９００からの出力データが入力可能な構成としてもよい。ここで、切替回路６１０と比較回路４００との間に設けられるラッチ回路２２０の数は、ＢＩＳＴ制御部１００とＲＡＭ９００との間に設けられるラッチ回路２１０の数と同じ或いはそれよりも多いことが望ましい。この場合には、スキャンテスト時において、ＲＡＭ９００から出力される出力データを、切替回路６１０と比較回路４００との間に設けられるラッチ回路２２０によって確実に保持することが可能となる。また、ＢＩＳＴ制御部１００とＲＡＭ９００との間に設けられるラッチ回路２１０の数は、２つに限定されるものではなく、半導体記憶装置試験回路１内において保持させるべきテストデータの数に応じて、１つ或いは３つ以上であってもよい。

以上説明したように、本実施形態に係る半導体記憶装置試験回路１によれば、回路面積の増大を殆ど招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行うことができる。

本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体記憶装置試験回路もまた本発明の技術的範囲に含まれるものである。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体記憶装置の試験を行うための半導体記憶装置試験回路であって、
前記半導体記憶装置に入力する第１テストデータ及び前記第１テストデータに応じて前記半導体記憶装置から出力される正常な出力データとして期待される期待値データを生成するデータ生成手段と、
前記データ生成手段によって生成された前記第１テストデータを保持する第１データ保持手段と、前記データ生成手段によって生成された前記期待値データを保持する第２データ保持手段と、
前記第１データ保持手段によって保持された前記第１テストデータが入力した前記半導体記憶装置から出力された出力データと前、記第２データ保持手段によって保持された前記期待値データとを比較して、前記出力データと前記期待値データとの一致又は不一致のいずれかを示す比較結果データを出力する比較手段と、
前記第２データ保持手段に入力されるデータを、前記期待値データと前記出力データとの間で切り替え可能な切替手段と
を備え、
前記第１データ保持手段及び前記第２データ保持手段は、外部から第２テストデータを入力可能なスキャンチェーンを構成する
ことを特徴とする半導体記憶装置試験回路。
（付記２）
前記第１データ保持手段は、前記第１テストデータを順次に保持するように複数設けられており、
前記第２データ保持手段は、前記期待値データを順次に保持するように複数設けられており、
前記複数の第１データ保持手段のうち互いに隣り合う第１データ保持手段間の各々に設けられ、前記互いに隣り合う第１データ保持手段間におけるデータの伝搬を夫々遅延させる複数の第１遅延手段と、
前記複数の第２データ保持手段のうち互いに隣り合う第２データ保持手段間の各々に設けられ、前記互いに隣り合う第２データ保持手段間におけるデータの伝搬を夫々遅延させる複数の第２遅延手段と
を更に備え、
前記切替手段は、前記複数の第２遅延手段のうち一の第２遅延手段と共に前記互いに隣り合う第２データ保持手段間に設けられ、
前記互いに隣り合う第１データ保持手段間におけるデータの遅延時間と前記互いに隣り合う第２データ保持手段間におけるデータの遅延時間との差が小さくなるように、前記複数の第１遅延手段、前記複数の第２遅延手段及び前記切替手段の各々におけるデータの遅延時間が調整されている
ことを特徴とする付記１に記載の半導体記憶装置試験回路。
（付記３）
前記切替手段を、外部から入力される制御信号に応じて選択的に切り替える切替制御手段を更に備えることを特徴とする付記１又は２に記載の半導体記憶装置試験回路。

本実施形態に係る半導体記憶装置試験回路の全体構成を、被試験体であるＲＡＭと共に示すブロック図である。 本実施形態に係る半導体記憶装置試験回路によるスキャンテストの流れを示すフローチャートである。

符号の説明

１ 半導体記憶装置試験回路
１００ ＢＩＳＴ制御部
１１０ ＢＩＳＴコントローラ回路
１３０ アドレスカウンタ
１２０ データ発生回路
２１０ａ、２１０ｂ、２２０ａ、２２０ｂ、２２０ｃ、２２０ｄ ラッチ回路
３１１、３１２、３１３、３２１、３２２、３２３、３２４、３３０ ディレイゲート
４００ 比較回路
５００ データレシーバ
６１０ 切替回路
６２０ 切替制御回路
９００ ＲＡＭ

Claims (3)

1. 半導体記憶装置を有する半導体装置であって、
   前記半導体記憶装置に入力する第１テストデータ、及び前記第１テストデータに応じて前記半導体記憶装置から出力される正常な出力データとして期待される期待値データを生成するデータ生成手段と、
   前記データ生成手段によって生成された第１テストデータを保持する第１データ保持手段と、
   前記データ生成手段によって生成された期待値データを保持する第２データ保持手段と、
   前記第１データ保持手段によって保持された前記第１テストデータが入力した前記半導体記憶装置から出力する出力データと、前記第２データ保持手段によって保持された前記期待値データとを比較して、前記出力データと前記期待値データとの一致又は不一致のいずれかを示す比較結果データを出力する比較手段と、
   前記第２データ保持手段に入力するデータを、前記期待値データと前記出力データとのいずれかに切り替える切替手段と
   を備え、
   前記第１データ保持手段及び前記第２データ保持手段は、外部から第２テストデータを入力可能なスキャンチェーンを構成することを特徴とする半導体装置。
2. 前記第１データ保持手段は、前記第１テストデータを順次に保持するように複数設けられており、
   前記第２データ保持手段は、前記期待値データを順次に保持するように複数設けられており、
   前記複数の第１データ保持手段のうち、互いに隣り合う第１データ保持手段間に設けられ、互いに隣り合う第１データ保持手段間のデータ伝搬を遅延させる複数の第１遅延手段と、
   前記複数の第２データ保持手段のうち、互いに隣り合う第２データ保持手段間に設けられ、互いに隣り合う第２データ保持手段間のデータ伝搬を遅延させる複数の第２遅延手段と
   を更に備え、
   前記切替手段は、前記複数の第２遅延手段のうち、一つの第２遅延手段と共に互いに隣り合う第２データ保持手段間に設けられたことを特徴とする請求項１に記載の半導体装置。
3. 前記切替手段を、外部から入力される制御信号に応じて選択的に切り替える切替制御手段を更に備えることを特徴とする、請求項１又は２に記載の半導体装置。
   

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