JPS63256877A - テスト回路 - Google Patents

テスト回路

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JPS63256877A
JPS63256877A JP62092734A JP9273487A JPS63256877A JP S63256877 A JPS63256877 A JP S63256877A JP 62092734 A JP62092734 A JP 62092734A JP 9273487 A JP9273487 A JP 9273487A JP S63256877 A JPS63256877 A JP S63256877A
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JP
Japan
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circuit
test
block
shift register
input
Prior art date
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Pending
Application number
JP62092734A
Other languages
English (en)
Inventor
Kazuya Ishihara
石原　和哉
Shinichi Nakagawa
伸一 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＬＳＩ等の回路を構成する各回路部分のテ
ス）１行うために回路中に組み込まれたテスト回路に関
するものである。
〔従来の技術〕
第２図は、各回路部分のテストに行うために回路中に組
み込まれた従来のテスト回路である。
第２図にお−てｉｌｌは入力端子、（２１は出力端子、
ｒ８ａ）〜（８ｆ）は回路部分、（４ａ３〜（４ｈ）は
回路中に組み込まれたシフトレジスタで、入力端子…と
出力端子（２１との間ｉＣｒ４ａ）、（４ｂ）、（４ｃ
）、（４ｄ）、（４ｅ）Ｃ４ｔ）　、　Ｃ４ｐ）　、　
（４ｈ　）の蛸に直列に後続されている。
次に動作について説明する。回路部分（８ａ）に入力す
るテストパターンをシフトレジスタ（４ａ）に、回路部
分（ａｂ）ＶＣＣ六方るテストパターンをシフトレジス
タ（４ｂ）に、回路部分（８ｃ）ｖｃ入人力るテストパ
ターンをシフトレジスタ（４ｃ）Ｋ、回路部分（８ｄ）
に入力するテストパターンをシフトレジスタ（４ｄ）に
、回路部分（８ｅＷＣ人カするテストパターンをシフト
レジスタ（４θ）に、（ロ）路部分（８ｆ）ＶＣ人力す
るテストパターン？シフトレジスタ（４で）に入力でき
るように、シフトレジスタ群（４ａ）〜（４ｆ）　’に
必要な回数だけシフト動作させ、入力端子田よりテスト
パター７２人力する。次に、各シフトレジスタ（４ａ）
〜（４ｆ）　ＶＣ入力されたテストパターンに３回路部
分（８ａ）〜（８ｆ）に入力し、各回路部分（３ａ）〜
（３ｆ）により処理された結果を回路部分（８ａ）の結
果はシフトレジスタ（４ｄ）に回路部分（８ｂ）の結果
はシフトレジスタ（４Ｃ）に回路部分（８ｃ）の結果は
シフトレジスタ（４ｆ）に、回路部分（８ｄ）の結果は
シフトレジスタ（４ｅ）に、回路部分（３ｅ）の結果は
シフトレジスタ（４ｈ）に。
回路部分（８ｆ）の結果はシフトレジスタ（４ｙ）Ｋ出
力する。続いて、シフトレジスタｎ（４ｃ＞〜（４ｈ）
を必要な回数だけシフト動作させることにより各回路部
分（３ａ）〜（８ｆ）ＶＣより処理された結果全出力端
子（２１より出力する。この一連の動作てより得られた
各回路部分（８ａ）〜（８ｆ）の処理結果を検証するこ
とにより、各回路部分（８ａ）〜（８ｆ）ｆテストする
ことができる。
〔発明が解決しようとする問題点〕
従来のテスト回路は以上のようにシフトレジスタが直列
に接続されていたので、入力端子より遠いシフトレジス
タにテストパターンを入力すると余分なシフトレジスタ
？介するのでシフト動作の回数が多くなり、テス時間が
長くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト時間を母縮できるテスト回路を得るこ
と？目的とする。
〔間鴨点を解決するための手段〕
この発明に係るテスト回路部、１１固もしくは複数の回
路部分（こｈｌブロックと呼ぶことにする）ごとに回路
全分割し、各ブロックごとに被テストブロック用以外の
シフトレジスタを介さずに、入力端子よりテストパター
ンを入力でさる１信号線やその信号線を選択する回路金
付那したものである。
〔作用〕
この発明における谷ブロックごとに付加された信号線や
その倍号数を選択する回路は、介する余分なシフトレジ
スタの数を減らし、シフト動作の回数ケ減らすので、テ
スト時間を短縮できる。
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。第１
図Ｖこおいて、（５ａ）ｉ回路部分（８ａ）。
（８ｂ）よりなるブロック、（５ｂ）ｔｆ′！回路部分
（８ｃ）。
（３ｄ）よりなるブロック、ｒ５ｃ）ｉｊ回路部分（８
ｅ）。
（８ｆ）よりなるブロック、（６ａ）げ入力端子＋１１
より直接ブロック（５ｂ）にテストパターンを入力する
ための信号線、（７ａ）は信号線（８ａ３？選択するた
めのセレクト回路、（６ｂ）げ入力端子Ｉｌ＋より１＠
接ブロツク（５Ｃ）にテストパターンを入力するための
信号線、　　（７ｂ）はイご帰線（６ｂ）を選択するた
めのセレクト回路、＋８１　、　＋９１　ｔ’！出力端
子である。
次に動作について説明する。セレクト回路ｒ７ａｌ、（
７ｂｌで信号線（６ａｌ、（ｓｂｌを選択しない場合は
従来例と同じ動作である。次に信号線（ｆｌａ）、（ｆ
ｌｂ）ｔ”選択する場合について、ブロック（５ｂ）を
テストする場合を例にして説明する。まずセレクト回路
（７ａ）Ｋより信号１ｉ（６ａ）ｒ選択し、シフトレジ
スタ　（４０）、（＋ａ）をシフト動作させることによ
り、入力端子ＩＩ＋より信号線（６ａ）、セレクト回路
（７ａ）ｉ介してブロック（５ｂ）のテストパターンヲ
１は接シフトレジスタ（４ｃ）、（４ａ）　Ｋ入力する
。次にシフトレジスタ（４ｃ　）　、　（４ｄ）からブ
ロック（５ｂ）にテストパターンを入力し、ブロック（
５ｂ）Ｋより処理された結果をシフトレジスタ（４ｓ）
、（＋ｆ）に出方する。続いてシフトレジスタ（４ｅ）
〜（４ｈ）　ｉシフト動作させることにより出力端子（
９）よりブロック（５ｂ）ＶＣよる処理結果を出力する
。
この一連の動作により得られたブロック（５ｂ）による
処理結果を検証することにより、ブロック（５ｂ）ｉテ
ストすることができる。ブロック（５８）をテストする
場合は従来例通り、入力し出方端子（８）より出力しブ
ロック（５ｃ）をテストする場合はセレクト回路（７ｂ
）ＶＣより信号線（６ｂ）を選択して入力し入力端子１
２１より出力する。
以上のようにこのテスト回路によれば所望のブロックに
被テストブロック用以外のシフトレジスタを介さずにテ
ストパターンを入力できるので、テスト時間を短縮でき
る。
なお、Ｊ：記スＩＮ、例では、ブロック（５ａ）は回路
部分（８ａ）、（８ｂ）よりなるというように谷ブロッ
クは２個の回路部分よりなるとしたが、各回路部分全独
自に１個のブロックとした場合は、余分なレジスタを全
く介さずに各回路部分にテストパターン？入力できる。
また、上記実施例において、ブロック（５ａ）、　（５
ｂ１．（５Ｇ　）に入力するテストパターンが同一のも
のである場合には、セレクト回路（７ａ）で１ｇ号１ｔ
（ａａ）４セレクト回路（７ｂ）で信号線（６ａ）τ同
時に選択することにより、入力端子巾よりシフトレジス
タ（４ａ）、（＋ｂ）シフトレジスタ（４ｃ）、Ｃ４ｄ
）　シフトレジスタ（４ｅ）、Ｃ４ｆ）に同時にテスト
パターンを入力できるので、いっそうのテス）　Ｉ＋、
、’？間の短縮をぼかることができる。
〔発明の効果〕
以上のように、この発明によれば、被テストブロック用
以外のシフトレジスタを介さずに各フロックにテストパ
ターンを入力できるようにテスト回路を構成したのでテ
スト時間の豊縮がはかれる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施ＮＪ　ｖこよるテスト回路？
示す！Ｏ１路図、第２図は従来のテスト回路を示す回路
図である。 Ｈｌ　１’ｊ入力端子、１２）、（８）、（９）に出力
端子、（３ａ）〜（８ｆ）は回路部分、Ｃ４ｄ）〜（４
ｈ）はシフトレジスタ、（５ａ）、（６ｂ）、（６ｃ）
はブロック、（６ａ）、（６ｂ）Ｉ’１信号線、（７ａ
）、（７ｂ）はセレクト回路。 なお１図中、同一符号は同一、又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 回路を構成する複数の回路部分と回路部分との間に各々
    シフトレジスタを組み込み、上記シフトレジスタを入力
    端子と出力端子との間に直列に接続することにより、入
    力端子より所望の回路部分にテストパターンを入分し、
    この回路部分により処理された結果を出力端子より出力
    できるように構成したテスト回路において１個もしくは
    複数個の回路部分（これをブロックと呼ぶことにする）
    ごとに回路を分割し、各々のブロックごとに、被テスト
    ブロック用以外のシフトレジスタを介さずに、入力端子
    よりテストパターンを入分できる信号線や、その信号線
    を選択する回路を付加したことを特徴とするテスト回路
    。
JP62092734A 1987-04-14 1987-04-14 テスト回路 Pending JPS63256877A (ja)

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173904A (en) * 1987-06-02 1992-12-22 Texas Instruments Incorporated Logic circuits systems, and methods having individually testable logic modules
JP2513762B2 (ja) * 1988-01-29 1996-07-03 株式会社東芝 論理回路
JPH02182057A (ja) 1989-01-09 1990-07-16 Canon Inc ネツトワーク管理方式
NL8900151A (nl) * 1989-01-23 1990-08-16 Philips Nv Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze.
FR2649226B1 (fr) * 1989-07-03 1995-07-13 Sgs Thomson Microelectronics Circuit de brassage de donnees
JP2676169B2 (ja) * 1989-12-27 1997-11-12 三菱電機株式会社 スキャンパス回路
JPH03252569A (ja) * 1990-02-26 1991-11-11 Advanced Micro Devicds Inc スキャンパス用レジスタ回路
JP3118266B2 (ja) * 1990-03-06 2000-12-18 ゼロックス コーポレイション 同期セグメントバスとバス通信方法
US5150366A (en) * 1990-08-01 1992-09-22 International Business Machines Corp. Reduced delay circuits for shift register latch scan strings
US5229999A (en) * 1990-10-05 1993-07-20 Bull Hn Information Systems Inc. Method and apparatus for integrity testing of fault monitoring logic
US5576980A (en) * 1991-06-28 1996-11-19 Texas Instruments Incorporated Serializer circuit for loading and shifting out digitized analog signals
US5291495A (en) * 1991-07-12 1994-03-01 Ncr Corporation Method for designing a scan path for a logic circuit and testing of the same
JP2750315B2 (ja) * 1993-05-14 1998-05-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 識別子の指定方法およびコンピュータ・システム
US5422891A (en) * 1993-07-23 1995-06-06 Rutgers University Robust delay fault built-in self-testing method and apparatus
US5561607A (en) * 1993-10-12 1996-10-01 Harris Corporation Method of manufacture of multi-cell integrated circuit architecture
JP3323312B2 (ja) * 1993-12-28 2002-09-09 株式会社アドバンテスト 高速化した試験パターン発生器
JP3333036B2 (ja) * 1994-03-17 2002-10-07 富士通株式会社 試験装置、試験装置を備えたシステムおよび試験方法
JP2738351B2 (ja) * 1995-06-23 1998-04-08 日本電気株式会社 半導体集積論理回路
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings
KR19990057727A (ko) * 1997-12-30 1999-07-15 윤종용 테스트 어빌리티를 증가시킨 집적 회로
US7444571B1 (en) 2003-02-27 2008-10-28 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7496818B1 (en) 2003-02-27 2009-02-24 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
US7216276B1 (en) 2003-02-27 2007-05-08 Marvell International Ltd. Apparatus and method for testing and debugging an integrated circuit
JP5167975B2 (ja) * 2008-06-17 2013-03-21 富士通株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61193082A (ja) * 1985-02-21 1986-08-27 Nec Corp Ｌｓｉのスキヤンパス方式
JPS61228365A (ja) * 1985-04-02 1986-10-11 Oki Electric Ind Co Ltd 信号処理ｌｓｉの試験方式

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4317200A (en) * 1978-10-20 1982-02-23 Vlsi Technology Research Association Method and device for testing a sequential circuit divided into a plurality of partitions
US4503386A (en) * 1982-04-20 1985-03-05 International Business Machines Corporation Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks
EP0104293B1 (fr) * 1982-09-28 1986-12-30 International Business Machines Corporation Dispositif pour le chargement et la lecture de différentes chaînes de bascules dans un système de traitement de données
US4519078A (en) * 1982-09-29 1985-05-21 Storage Technology Corporation LSI self-test method
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4553236A (en) * 1983-01-25 1985-11-12 Storage Technology Partners System for detecting and correcting errors in a CMOS computer system
EP0151653B1 (fr) * 1983-12-15 1987-09-16 International Business Machines Corporation Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable
JPH0772744B2 (ja) * 1984-09-04 1995-08-02 株式会社日立製作所 半導体集積回路装置
JPH0668732B2 (ja) * 1984-11-21 1994-08-31 株式会社日立製作所 情報処理装置のスキヤン方式
GB8432533D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
US4728883A (en) * 1985-03-15 1988-03-01 Tektronix, Inc. Method of testing electronic circuits
US4710933A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Parallel/serial scan system for testing logic circuits
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit
US4701921A (en) * 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
US4710931A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Partitioned scan-testing system
JPH0627776B2 (ja) * 1986-08-04 1994-04-13 三菱電機株式会社 半導体集積回路装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61193082A (ja) * 1985-02-21 1986-08-27 Nec Corp Ｌｓｉのスキヤンパス方式
JPS61228365A (ja) * 1985-04-02 1986-10-11 Oki Electric Ind Co Ltd 信号処理ｌｓｉの試験方式

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